使用階層化設計方法於2.4 GHz 整數型頻率合成器

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梁任芝(Jen-Chih Liang) 查詢紙本館藏

畢業系所

通訊工程學系在職專班

論文名稱

使用階層化設計方法於2.4 GHz 整數型頻率合成器
(Multi-Level Design Methodology for a 2.4 GHz Integer-N Frequency Synthesizer)

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摘要(中)

本論文係採用階層化的方法實現2.4 GHz 整數型頻率合成器，在Level_1 中使用純數學的行為模型來描述系統的行為，可以快速的得到鎖相迴路的模擬結果，而在Level_2 則使用具有行為模型之邏輯電路來設計實際電路，並取代 Level_1 中的純數學模型，使其更接近實際電路的功能，最後再Level_3 中採用TSMC 0.18-µm CMOS 製程來實現Level_2 已有的電路，並將其完成為實際電路。
在Level_1 中，鎖相迴路的穩定模擬時間為75 秒，而Level_2 的模擬時間花費了750 秒，為Level_1 的10 倍，但由於使用了行為模式邏輯閘設計了鎖相迴路的功能方塊，因此增加準確度，然後在Level_3 中，我們將其實現為實際電路，但是我們必須花費27720 秒才可以得到系統的穩定，為Level_1 的370倍。
此鎖相迴路的設計特性如下所示：
頻率範圍為2400 MHz 至2500 MHz，輸入參考頻率為10 MHz，每個頻段為20 MHz，所能使用的頻率數目為6，而電流充放電荷磊的電流為1 mA，迴路的頻寬為輸入參考頻率的十分之一，1 MHz，壓控振盪器需要涵蓋鎖相迴路的範圍，因此為2350 MHz 至2550 MHz，而其相位雜訊於1 MHz 偏移頻率(offset frequency)為-110 dBc/Hz。

摘要(英)

This thesis implements a 2.4 GHz integer-N frequency synthesizer by using the multi-level methodology. In Level_1, the phase locked loop (PLL) was implemented by behavior model of mathematics to describe the systematic behavior for quickly obtaining the simulation result of PLL system. The logical circuit with behavior model was then performed to design the real circuit in Level_2 which the pure mathematics model in Level_1 was replaced by logical circuit model to make the function closer to the real circuit. Finally, in Level_3, we adopt TSMC CMOS 0.18-µm process to implement the existing circuit of Level_2 to actual circuit.
In Level_1, the steady simulation time of the phase lock loop system is 75 seconds, and the simulation time of Level_2 is 750 seconds which is 10 times slower than that of Level_1. However, the accuracy is increased by using the logical circuit instead of mathematic behavior model. Finally, the actual circuit simulation took 27720 seconds in Level_3 design which is 370 times slower than that of Level_1.
The specifications of the designed PLL system in the thesis are illustrated as follow:
The frequency range is 2400 MHz to 2500 MHz, and input reference frequency is 10 MHz. The number of frequency band is set to 6 with channel bandwidth of 20 MHz. The current of charge pump is chosen as 1mA. The loop bandwidth is the 1/10 of the input reference frequency. The tuning range of voltage controlled oscillator (VCO) needs to cover the range of phase lock loop frequency which covers the frequency range from 2350 MHz to 2550 MHz. The phase noise is -110 dBc/Hz at offset frequency of 1 MHz.

關鍵字(中)

★ 階層化
★ 鎖相迴路
★ 頻率合成器

關鍵字(英)

★ VerilogA
★ Frequency Synthesizer
★ PLL

論文目次

中文摘要 Ⅰ
英文摘要 Ⅱ
誌謝 Ⅲ
目錄 Ⅳ
圖目錄 Ⅶ
表目錄 XI
第一章緒論 1
1-1　研究動機 1
1-2　論文總覧 3
第二章頻率合成器的基本原理 4
2-1　頻率合成器在無線系統中的使用 4
2-2　鎖相迴路原理架構說明 5
2-2-1　相位訊號轉電壓訊號 6
2-2-1-1　相位頻率偵測器 6
2-2-1-2　電流充放電荷磊 7
2-2-1-3　迴路低通濾波器 8
2-2-2　壓控振盪器 9
2-2-3　除頻器 10
2-3　閉迴路特性 11
2-3-1 迴路低通濾波器中元件的選擇 13
2-4　相位雜訊 16
2-4-1　相位雜訊的定義 16
2-4-2　相位雜訊的分析 17
2-4-2-1　輸入的相位雜訊 17
2-4-2-2　壓控振盪器的相位雜訊 18
第三章階層化鎖相迴路系統設計 19
3-1　前言 19
3-2　Level_ 1設計介紹 19
3-2-1　相位頻率偵測器(Phase Frequency Detector) 20
3-2-2　電流充放電荷磊和迴路低通濾波器(Charge-Pump and Loop Filter) 22
3-2-3　壓控振盪器(Voltage Control Oscillator) 27
3-2-4　除頻器(Frequency Divider) 29
3-2-5　Level_1 的整合模擬結果 30
3-3　Level_ 2設計介紹 31
3-3-1　相位頻率偵測器(Phase Frequency Detector) 31
3-3-2　電流充放電荷磊和迴路低通濾波器(Charge-Pump and Loop Filter) 32
3-3-3　壓控振盪器(Voltage Control Oscillator) 33
3-3-4　除頻器(Frequency Divider) 34
3-3-4-1　除8/9電路 35
3-3-4-2　可程式吞嚥除頻器(program swallow divider) 36
3-3-5　Level_ 2 的整合模擬結果 38
3-4　Level_ 3設計介紹 39
3-4-1　相位頻率偵測器(Phase Frequency Detector) 39
3-4-2　電流充放電荷磊(Charge-Pump) 41
3-4-3　壓控振盪器(Voltage Control Oscillator) 42
3-4-3-1　互補式相互偶合電感電容共振腔式壓控振盪器 42
3-4-3-2　電感電容共振腔的設計 44
3-4-3-3　模擬結果 45
3-4-4　除頻器(Frequency Divider) 46
3-4-4-1　除二電路 46
3-4-4-2　除8/9電路 47
3-4-4-3　可程式吞嚥除頻器(program swallow divider) 50
3-4-4-4　輸入預先放大器 51
3-4-4-5　Level_3的整合模擬結果 52
第四章　鎖相迴路的佈局考量 59
4.1　佈局前的準備 59
4.2　壓控振盪器 60
4.3　相位頻率偵測器 63
4.4　電流充放電荷磊 64
4.5　除頻器 66
4.6　鎖相迴路 66
4.7　壓控振盪器的量測結果比較 67
第五章　結論 70
5-1　結論 70
5-2　未來研究方向 70
參考文獻 71
附錄 72
程式1：相位頻率偵測器的Verilog-A程式 72
程式2：電流充放電荷磊和迴路低通濾波器的Verilog-A程式 74
程式3：壓控振盪器的Verilog-A程式 75
程式4：除頻器的Verilog-A程式 77
程式5：非線性壓控振盪器的Verilog-A程式 78

參考文獻

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指導教授

邱煥凱(Hwann-Kaeo Chiou)

審核日期

2007-7-24

推文