建立DVB-T計劃的共同模擬平台之研究

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姓名

李修文(Hsiu-Wen Li) 查詢紙本館藏

畢業系所

電機工程學系

論文名稱

建立DVB-T計劃的共同模擬平台之研究

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摘要(中)

在驗証電路的方法之中，模擬是目前大家所常用的方法之一，其原因是非常的簡單且技術較為成熟；而在模擬的部份比較為重要的是模擬的環境，用不同的程式語言所設計出來的電路，各有其相對的模擬的環境，但是若今天我們需要在同一個平台上模擬用二種不同程式語言所實驗的電路，勢必不一定能夠延用原先的模擬環境，對於這種情形就必需找到一個平台，能夠讓不同程式語言所實現的電路能一起模擬。
我們現在正在進行的計劃－數位電視廣播系統接收器(DVB-T Receiver)，就先以這個計劃作為一個例子來說明，在此計劃中有分成好幾個子計劃，通訊團隊方面負責整個系統的架構，電機電子團隊負責電路的設計、驗証、測試，而在通訊團隊方面是先以MATLAB來設計整個系統的架構，而電路的設計則是採用硬體描術語言(HDL)中的Verilog來完成電路的設計，而MATLAB有自己的模擬環境及方式，而Verilog也有自行的擬模方法，因此要整合MATLAB和Verilog一起擬模變成一個重要的環節，因此我們打算找到一個可以一起模擬的平台，讓MATLAB及Verilog可以在同一個平台上進行模擬，來確定用Verilog所設計出來的電路是符合整個系統所需的。
而這個平台除了支援MATLAB和Verilog的同時模擬(co-sim)外，也能夠支援SystemC，另外還要能夠支援由自動產生測試資料(ATPG)所產生出來向量送到系統內做模擬，因此這個平台是整合了ATPG及co-sim的功能。

關鍵字(中)

★ 共同模擬
★ 隨機測試向量
★ 硬體驗証語言

關鍵字(英)

★ Hardware Verification Language
★ HVL
★ CoCentric System Stdio
★ Co-Sim

論文目次

摘要 i
論文目次 iii
圖目錄 v
第1章相關背景介紹 1
1.1驗証的挑戰 1
1.2模擬 2
1.3涵蓋率 3
1.4隨機(randomize)測試向量 3
1.5硬體驗証語言(HVL) 4
1.5.1 Vera簡介 4
1.5.2限制（constraint）語法介紹 6
1.6共同模擬(co-sim) 7
1.7共同模擬的平台 8
第2章模擬平台的介紹與使用方式 10
2.1平台的選擇 10
2.2 MATLAB簡介 11
2.3 CoCentric System Stdio介紹 12
2.3.1 簡介 12
2.3.2 操作介面 12
2.3.3 MATLAB TO CCSS 18
2.3.4 MATLAB DEMO 22
2.3.5 Verilog TO CCSS 24
2.3.6 Verilog DEMO 27
2.3.7 SystemC DEMO 34
第3章 DVB-T計畫的模擬結果 40
3.1模擬環境 40
3.2 MATLAB與Verilog共同模擬 40
3.3測試資料的產生 45
3.4模擬結果 46
第4章結論 50
參考文獻 51

參考文獻

[1] Allan Silburt, Mario Dufresne, Thane Brown, Tung Ho, Ying Liu, Gary Vrckovnik, Geoffrey Hall, Adrian Evans,” Functional Verification of Large ASICs”, DAC, pp. 650-655, 35th 1998.
[2] FAISAL I.HAQUE．KHIZAR A.KHAN．JONATHAN MICHELSON , ”THE ART OF VERIFICATION WITH VERA”, Fremont, Calif. :Verification Central,2001
[3] Samir Palnitkar, ”Design Verification with e”, Prentice Hall PTR, 2003
[4] Synopsys, “Vera User Guide”, March 2004
[5] 歐崇明, ”MATLAB使用入門手冊”, 高立圖書, 1998
[6] 張智星, “MATLAB程式設計與應用”, 清蔚科技, 2000
[7] Synopsys, “Getting Started System Studio”, December 2003
[8] Synopsys, “System Studio User Guide”, December 2003
[9] Synopsys, “System Studio Reference manual”, December 2003
[10] Synopsys, “System Studio HDL CoSim User Guide”, December 2003
[11] Synopsys, “DAVIC User Guide”, December 2003
[12] Tasiran, S., Fallah, F., Chinnery, D.G., Weber,S.J., Keutzer, K,” A functional validation technique: biased-random simulation guided by observability-based coverage” in Proceedings of International Conference on Computer Design,2001, pp.82 – 88
[13] Yuan, J.; Shultz, K.; Pixley, C.; Miller, H.; Aziz, A.; “Modeling design constraints and biasing in simulation using BDDs” , in Proceeding of International Conference on Computer-Aided Design, 1999 , pp.584 – 589
[14] Jun Yuan; Albin, K.; Aziz, A.; Pixley, C.; “Simplifying Boolean constraint solving for random simulation-vector generation” in Proceeding of International Conference on Computer-Aided Design, 2002 , pp.123-127
[15] 林慶舜, ”使用SystemC語言建立IEEE802.3 MAC行為模組之研究”, 國立中央大學電機工程研究所碩士論文, June 2003
[16] J. BHASKER, “A SystemC Primer”, Star Galaxy Publishing, 2002
[17] Integrated System Design Using CoCentric System Studio, CIC訓練課程, January 2004
[18] Kluwer Academic Publishers, “Writing Testbenches : Functional Verification of HDL Models”, Boston : Kluwer Academic, 2000

指導教授

劉建男(Chien-Nan Liu)

審核日期

2005-7-20

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