以行為模型建立二階三角積分調變器之非理想現象的研究

以作者查詢圖書館館藏

、以作者查詢臺灣博碩士

、以作者查詢全國書目

、勘誤回報

、線上人數：140

、訪客IP：3.144.230.82

姓名

王奕閔(Yi-Min Wang) 查詢紙本館藏

畢業系所

電機工程學系

論文名稱

以行為模型建立二階三角積分調變器之非理想現象的研究
(On Behavioral Modeling for Second-Order Sigma Delta Modulator Circuits with Non-Ideal Effects)

相關論文

★ 運算放大器之自動化設計流程及行為模型研究	★ 高速序列傳輸之量測技術
★ 使用低增益寬頻率調整範圍壓控震盪器之1.25-GHz八相位鎖相迴路	★ 類神經網路應用於高階功率模型之研究
★ 使用SystemC語言建立IEEE 802.3 MAC 行為模組之研究	★ 以回填法建立鎖相迴路之行為模型的研究
★ 高速傳輸連結網路的分析和模擬	★ 一個以取樣方式提供可程式化邏輯陣列功能除錯所需之完全觀察度的方法
★ 抑制同步切換雜訊之高速傳輸器	★ 以行為模型建立鎖相迴路之非理想現象的研究
★ 遞迴式類神經網路應用於序向電路之高階功率模型的研究	★ 用於命題驗証方式的除錯協助技術之研究
★ Verilog-A語言的涵蓋率量測之研究	★ 利用類神經模型來估計電源線的電流波形之研究
★ 5.2GHz CMOS射頻接收器前端電路設計	★ 適用於OC-192收發機之頻率合成器和時脈與資料回復電路

檔案

[Endnote RIS 格式]

[Bibtex 格式]

[相關文章]

[文章引用]

[完整記錄]

[館藏目錄]

[檢視]

[下載]

本電子論文使用權限為同意立即開放。
已達開放權限電子全文僅授權使用者為學術研究之目的，進行個人非營利性質之檢索、閱讀、列印。
請遵守中華民國著作權法之相關規定，切勿任意重製、散佈、改作、轉貼、播送，以免觸法。

摘要(中)

在系統晶片的時代，隨著電路設計複雜度的增加，模擬所花費的時間也隨著增加，為了快速驗證設計者的電路，尤其是在混合電路的模擬上，許多努力都致力於將電路提高到行為層級描寫，以加快此設計流程。過去這幾年來，當設計者在發展類比電路或是混合信號電路的時候，SPICE電路模擬器一直都是最基本的設計與驗証工具，但是隨著半導體技術的不斷發展、推出市場的快速要求下……等等，傳統的SPICE模擬器再也無法滿足先進電路的設計需求了。此論文裡，我們提出了一套利用Verilog-A硬體描述語言建立二階三角積分調變器電路的行為模組，並且利用由下而上的(bottom-up)的驗證方法，將電路的非理想因素萃取出來，並建立了一套標準的萃取參數流程，使得我們此二階∑Δ調變器的行為模組能更接近實際傳統的電晶體層級的模擬結果。最重要的，我們提出此回填參數的方法能適用於各種多變的二階∑Δ調變器電路，使它不受制於電路特性的限制。

摘要(英)

With increasing complexity of circuit design in the SoC period, designers have to spend more time for circuit simulation. In order to simulate the mixed signal circuits rapidly, we are going to describe the circuits in behavioral level instead of circuit level. In the past years, SPICE is a basic simulator of design and verification when developing analog or mixed-signal circuits. However, with the advance of semiconductor technology and rapid time-to-market requirement, SPICE simulator can not satisfy the requirements of advanced circuit design any more. In this thesis, we propose a module of behavioral level using Verilog-A to describe the second order sigma-delta modulator. Meanwhile, we use a bottom-up verification method to extract its non-ideal effects. Then, we establish a standard parameter extraction flow to make the result of our behavioral model for the second order sigma-delta modulator can be more close to the actual simulation results of transistor level. Most importantly, our method, which is called back calibration, can be used in various second order sigma-delta modulators.

關鍵字(中)

★ 三角積分調變器
★ 類比數位轉換器

關鍵字(英)

★ Sigma Delta modulator

論文目次

目錄 I
摘要 IV
Abstract V
致謝 VI
圖目錄 VII
表目錄 X
第1章序論 1
1.1 研究動機 1
1.1.1共同模擬 2
1.1.2模擬層級的提升 3
1.1.3行為模型設計 4
1.1.4我們的研究 5
1.2 論文組織 6
第2章背景知識研讀 7
2.1 超取樣∑ΔADC的原理 7
2.1.1奈奎斯特取樣(Nyquist Rate)定理 7
2.1.2 量化誤差(Quantization error) 8
2.1.3 超取樣原理(Oversampling)與優點 9
2.1.4 雜訊移頻(Noise shaping)的技巧 10
2.2 超取樣∑ΔADC的系統架構 12
2.2.1 一階∑Δ調變器 13
2.2.2 二階∑Δ調變器 14
2.3 二階∑Δ調變器的系統架構介紹 14
2.3.1 開關電容式積分器(Switch Capacitor Integrator) 15
2.3.2 時脈產生器(clock generator) 17
2.3.3 量化器(Quantizer) 18
2.3.4 1位元數位類比轉換器(Digital to analog conveter) 20
2.3.5 二階三角積分調變器 21
2.4 ∑Δ調變器的理想模型介紹 22
2.4.1 序論 22
2.4.2 開關電容式積分器程式 22
2.4.3 量化器程式 25
2.4.4 1位元數位類比轉換器程式 27
第3章非理想調變器行為模式 30
3.1 序論 30
3.2 非理想效應種類 30
3.3 萃取模式 31
3.4 積分器增益(DC gain) 33
3.4.1 寄生電容效應 34
3.4.2 積分器增益程式修改 37
3.4.3 實驗建立與模擬結果 38
3.5 外部轉換速率(External Slew Rate) 40
3.5.1 轉換速率對積分器的影響 40
3.5.2 輸入訊號與轉換速率的關係 41
3.5.3轉換速率程式表達 45
3.5.4實驗建立與模擬結果 47
3.6積分器直流輸出電位的偏移 48
3.6.1萃取積分器直流輸出電位的參數 49
3.6.2積分器輸出直流電位程式修改 50
3.6.3模擬結果 51
3.7開關熱雜訊(Switch Thermal Noise) 51
3.7.1加入方法 52
3.7.2加入熱雜訊的程式 53
3.7.3模擬結果 54
第4章模擬結果與分析 55
4.1 時域波形(Time domain) 55
4.2 頻域波形(Freqency domain) 56
第5章結論 61
參考文獻 62

參考文獻

[1] Verilog-A Language Reference, Product Version 4.4.6, Cadence Design Systems,Inc. AffirmaTM
[2] D.Fitzpatric, I.Miller “ANALOG BEHAVIORAL MODELING WITH THE VERILOG-A LANGUAGE”,5nd ed,Kluwer Academic,Boston,2004
[3] Miller, I.; FitzPatrick, D.; Aisola, R.;” Analog design with Verilog-A”, Verilog HDL Conference, 1997., IEEE International, 31 March-2 April 1997, Page(s):64 - 68
[4] V.F.Dias, V.Liberali, F.Maloberti,”TOSCA:A Simulator for Oversampling Conveters with Behavioral Modeling” Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on ,Sept. 1993 Page(s):1376 - 1386
[5] 王裕謙,“以行為模型建立鎖相迴路之非理想現象的研究,”國立中央大
學電機工程研究所碩士論文,June 2004.
[6] R.Schreier, G.C.Temes,”Understanding Delta-Sigma Data Converters”
Wiley-IEEE Press, November 2004, Page(s): 63 – 89.
[7] P.E.Allen, D.R.Holberg “CMOS Analog Circuit Design”2nd ed. New York Oxford, 2002 Page(s): 698-699
[8] 中央大學張凱斐,”MASH2-1 Delta Sigma Modulation”, 2004推薦
甄試報告。
[9] D.Johns, K.Martin “Analog Integrated Circuit Design”Wiley; 2 edition University of Toronto, 1997
[10] Chin-Cheng Kuo, Yu-Chien Wang, and Chien-Nan Jimmy Liu, "An Efficient Approach to Build Accurate PLL Behavioral Models of PLL Designs", IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (SCI, EI), vol. E89-A, no. 2, pp. 391-398, February 2006.
[11] B.E.Boser, B.A.Wooly “The Design of Sigma-Delta Modulation Analog to Digital Converters” Solid-State Circuits, IEEE Journal of, Dec. 1988, Page(s): 1298 - 1308
[12] G.I.Bourdopoulos,A.Pnevmatikakis,V.Anastassopoulos,T.L.Deliyannis “Delta-Sigma Modulators Modeling, Design and Applications”2nd ed. New York Oxford, 2002 Page(s): 698-699
[13] P.Malcovati,S.Brigati,F.Francesconi,F.Maloberti, P.Cusinato, A.Baschirotto,” “Behavioral modeling of switched-capacitor sigma-delta modulators” Circuits and Systems I: Fundamental Theory and Applications, IEEE, Mar 2003 , page(s): 352 - 364
[14] Brigati, S.; Francesconi, F.; Malcovati, P.; Tonietto, D.; Baschirotto, A.;Maloberti, F.;” Modeling Sigma-Delta Modulator Non-Idealities in SIMULINK(R)”Circuits and Systems, 1999. ISCAS '99. Proceedings of the 1999 IEEE International Symposium on Volume2, Page(s):384 – 387 , 30 May-2 June 1999
[15] Wern Ming Koe; Jing Zhang; “Understanding the effect of circuit non-idealities on sigma-delta modulator” Behavioral Modeling and Simulation, 2002. BMAS 2002. Proceedings of the 2002 IEEE International Workshop on, Page(s):94 – 101, 6-8 Oct. 2002
[16] B.Razavi,” Design of Analog CMOS Integrated Circuits” McGraw-Hill Iternational on al edotion, 2001

指導教授

劉建男(Chien-Nan Liu)

審核日期

2006-7-18

推文