奈米級SoC電路之關鍵設計與分析技術---子計畫三---奈米級SoC之同步時脈電路設計與抖動量測(I); Design and Jitter Measurement of Clock Synchronous Circuit for Nano-Scale SoC(I)

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題名:	奈米級SoC電路之關鍵設計與分析技術---子計畫三---奈米級SoC之同步時脈電路設計與抖動量測(I);Design and Jitter Measurement of Clock Synchronous Circuit for Nano-Scale SoC(I)
作者:	鄭國興
貢獻者:	電機工程系
關鍵詞:	電子電機工程類
日期:	2005-07-01
上傳時間:	2010-11-30 17:02:49 (UTC+8)
出版者:	行政院國家科學委員會
摘要:	隨著SoC 複雜度的增加及130 nm、90 nm CMOS 製程的快速進展，電路已可操作在一伏特的低電壓而資料傳輸率亦可達10Gbps。在未來，由於製程的快速進展，晶片內部導線上的延遲將比閘極上的延遲還要長。而晶片內部導線與時脈的同步將是限制效能的一項因素。在未來晶片裡，系統時脈要同步、又要沒有頻率相位歪斜，這對奈米級的SoC 系統是一大挑戰。因此，在SoC 系統中時脈與時序的管理將會變的很重要。所以，在這三年的計畫中，我們預計完成在奈米級SoC 系統所需的時脈同步與時序管理電路設計。在第一年的子計畫中，我們把重點放在低抖動的同步電路設計上。在SoC 系統中，在系統時脈要送入晶片前，我們常利用鎖相迴路電路(PLL)、延遲鎖相迴路(DLL)和同步複製延遲電路(SMD)來校正及同步化系統時脈。所有在晶片內的子電路將會操作在同樣的頻率與相位。然而，非理想因素如CMOS 的漏電流在奈米級SoC 設計上會很嚴重。這些問題將會在低抖動同步電路設計中被分析與探討。在第二年的子計畫中，我們主要探討高解析度時間至數位轉換器以及直流- 直流轉換器。在SoC 設計中，大多數的電子零件與模組幾乎已全部聚集在同一個晶片裡，晶片的效能提升，功率消耗也越來越高，為了有效管理電源，針對各個子電路或是模組的需求，提供不同的電壓準位，以達成低功率(Low-Power) 之目的。此外，電源的不穩定，將造成訊號的抖動，若能藉由DC/DC 的使用，將可有效的解決此問題。隨著時脈頻率與資料傳輸速率的不斷升高，SoC 內部訊號的測試，已不太可能再藉由外部的測試儀器。在此計畫中，我們將設計一高解析度的TDC。藉由TDC 的應用，可以有效的把待測之關鍵訊號在時間軸上的變化情形，轉為易處理的數位資料，並利用內部的DSP 或是外部運算電路處理，以有效的減低SoC 晶片在後段測試的成本。第三年的子計畫中，我們主要重點在於時脈及時序之同步與回復和內建自我測試(Built-In Self Test, BIST)的電路設計。我們將探討PLL-Base 及DLL-Base 架構的優缺點，設計出高效能之時脈資料回復(CDR)電路。在SoC 系統中，除了時脈訊號相位同步問題外，時脈訊號之工作週期(Duty Cycle)也需要被精準的控制，因此，脈波寬度控制迴路(PWCL)之電路，也是我們將研究的方向。在此計劃中，我們將發展內建自我偵測(BIST)的技術，並且以時脈抖動量測( Clock Jitter Measurement )為主要研究目標，進一步將此BIST 的技術使用在PLL、DLL 甚至 CDR 等電路，以來提高SoC 系統中同步時脈電路操作之可靠度、正確性。研究期間：9308 ~ 9407
關聯:	財團法人國家實驗研究院科技政策研究與資訊中心
顯示於類別:	[電機工程學系] 研究計畫

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