用於無線測試平台之內嵌式記憶體自我測試、診斷與修復技術(I); Embedded Memory Self-Test, Self-Diagnosis, and Self-Repair Techniques for Wireless Test Platform(I)

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題名:	用於無線測試平台之內嵌式記憶體自我測試、診斷與修復技術(I);Embedded Memory Self-Test, Self-Diagnosis, and Self-Repair Techniques for Wireless Test Platform(I)
作者:	李進福
貢獻者:	電機工程學系
關鍵詞:	內嵌式記憶體;系統晶片;自我測試;自我診斷;自我修復;內建備份分析;電子電機工程類
日期:	2006-07-01
上傳時間:	2010-12-06 16:34:00 (UTC+8)
出版者:	行政院國家科學委員會
摘要:	隨著積體電路製造與設計技術的進步，積體電路已進入SOC 世代。然而複雜的SOC 晶片也衍生許多新的挑戰，其中SOC 測試的問題為最嚴重的挑戰之一。傳統上以測試機台為主之測試流程已經無法使用在SOC 測試上，因此后羿計畫[1]提出以無線測試平台來解決傳統測試機台所面臨的困境。然而此無線測試平台要能夠成功，需有許多可測性設計技術之支援。因此本計畫將開發適用於無線測試平台之內嵌式記憶體自我測試（BIST）、自我診斷（BISD）及自我修復（BISR）技術。無線測試平台本質上有許多嚴苛之測試條件限制，比如：有限之資料傳輸頻寬、待測電路透過無線傳輸可接收之能量非常低等。因此開發適用於無線測試平台之內嵌式記憶體自我測試、自我診斷及自我修復技術時需考量這些限制因素進來。本計畫第一年將針對內嵌式記憶體建立其易發於奈米級電路之瑕疵模型（fault models），如延遲瑕疵(delay fault)及串音瑕疵(crosstalk fault)。然後開發可完全偵測到所建立瑕疵模型之測試演算法，同時在不影響瑕疵涵蓋率之前提下，開發相對應之低能量測試及診斷演算法。另一方面，為了克服奈米級電路易受外界環境影響而常發生soft errors 的情形，我們將開發transparent 測試演算法，以達到改善內嵌式記憶體在使用期間的可靠度。本計畫第二年將針對第一年所開發之測試與診斷法開發低功率之BIST/BISD 電路。不同於一般BIST/BISD 電路，本計畫將開發診斷資料壓縮技術並實現在 BIST/BISD 電路上，以降低資料輸出到外界所需之頻寬進而達到可以應用在無線測試平台之要求。本計畫第三年將進一步開發用於內嵌式記憶體之BIRA 與 BISR 技術。如上所述，在無線測試平台環境限制下，由於資料傳輸頻寬之限制，需輸出瑕疵資料之傳統記憶體修復技術無法使用。因此能在晶片內完成 Redundancy Allocation 及defective element replacement 之技術將無法避免。所以計畫最後一年將針對不同備份架構開發其相對之備份分析演算法，然後整合第二年所完成之BIST/BISD 電路完成適用於無線測試平台之BISR 電路。研究期間：9408 ~ 9507
關聯:	財團法人國家實驗研究院科技政策研究與資訊中心
顯示於類別:	[電機工程學系] 研究計畫

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