高速有線通訊矽智財之設計與內建自我測試(I); High Speed Wire Communication IP Design and BIST(I)

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題名:	高速有線通訊矽智財之設計與內建自我測試(I);High Speed Wire Communication IP Design and BIST(I)
作者:	鄭國興
貢獻者:	電機工程學系
關鍵詞:	電子電機工程類
日期:	2006-07-01
上傳時間:	2010-12-06 16:34:03 (UTC+8)
出版者:	行政院國家科學委員會
摘要:	在此份三年的計劃中，我們預計以0.18μm 製程來開始先期之研究，而最後將以 0.13μm 製程完成一資料傳輸率可達5Gbps 的傳輸收發器。資料回復電路較能有效的訊號於接收端錯誤及抖動的情形。而為了使接收端能有較正確的訊號，且使得資料回復電路所產生之時脈訊號，具有穩定、同步以及沒有頻率相位歪斜的特點，因此相位鎖定迴路以及延遲鎖定迴路的設計，也變得愈加重要。此外，為了能夠有效掌握系統效能的優劣以及減少電路測試所需的成本，本計畫亦將針對相位鎖定迴路及延遲鎖定迴路，設計一出具有抖動測試功能之內建自我測試電路。在第一年的子計畫中，我們把重點放在低抖動的同步電路設計上。而非理想因素如 CMOS 的漏電流可能會影響電路的正確動作，這些問題將會被提出研究探討，並應用於解決低抖動同步電路設計中的漏電流問題。第二年的子計畫中，我們主要重點在於時脈及時序之同步與回復和內建自我測試的電路設計。我們將探討PLL-Base 及Phase-Picking 架構的優缺點，在此計劃中，我們也將發展內建自我偵測(BIST)的技術。在第三年的子計畫中，我們主要們把主要工作在於利用前二年所做之研究，應用於傳輸收發器，並設計一個具有5Gb/s 傳輸收發器並下線，於電路板上驗證。研究期間：9408 ~ 9507
關聯:	財團法人國家實驗研究院科技政策研究與資訊中心
顯示於類別:	[電機工程學系] 研究計畫

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