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    Title: 鍺奈米晶粒電晶體之研製與物理特性探討;Ge Nanocrystal Transistors---Physics and Fabrication
    Authors: 李佩雯
    Contributors: 電機工程學系
    Keywords: ;量子點;浮閘記憶體;選擇性氧化;電子電機工程類
    Date: 2007-07-01
    Issue Date: 2010-12-21 17:35:28 (UTC+8)
    Publisher: 行政院國家科學委員會
    Abstract: 本計畫提案:研究發展以選擇性氧化技術來形成鍺奈米量子點,進而製作奈米量子點電晶體;探討元件基礎物理並設計奈米量子點電晶體元件結構及製程最佳化,以提昇奈米量子點電晶體之操作速度與電荷保存時間。浮閘記憶體因具有資料不會隨著電源的中斷而流失的非揮發特性,因此近來已廣泛地運用於可攜帶電子產品內成為記憶體的主流。為了確保浮閘記憶體的非揮發特性,穿隧氧化層的厚度必須維持7 nm 以上避免所儲存的電荷透過穿隧氧化層中的缺陷而流失,但是這也付出了「寫」與「抹拭」速度慢的代價。雖然可藉由分散獨立的奈米晶體取代連續的浮閘來降低穿隧氧化層的厚度進而提昇「寫」與「抹拭」的速度,但是也因氧化層很薄(1.5~3 nm)而衍生了電荷保存時間相對短(short retention time)的問題。因此如何能在速度與retention time 之間取得雙贏,一直是科學界努力的標的。浮閘電晶體中的奈米晶體如果能做成奈米量子點(<5 nm)而且彼此的間距大於5 nm(面密度約在1011~1012 cm-2),單電子效應在室溫下將會明顯地出現。在愈小的量子點內,量子能階的分立愈明顯,如此不僅能提供更好的電荷侷限,相對的所需的庫倫充電能量也愈高,這意涵著量子點電晶體有較佳的電子數目掌控能力與較長的電荷保存時間之潛能。然而以目前的製程技術(電子束微影技術或磊晶)並不易於製作大小均勻且再現性高的奈米量子點(<5 nm)。因此在本計畫中,我們擬利用矽鍺合金在高溫氧化環境中之氧化速率不同,而且鍺原子將自氧化物中釋放出來並埋藏於氧化物與矽鍺合金之介面的特性,來製造原子尺寸大小的鍺量子點。如此所形成的鍺量子點之大小取決於鍺原子的釋放與彼此間的聚集,因此可突破目前一般奈米量子點製作技術中微影與蝕刻技術的瓶頸。另外相較於同樣大小的矽量子點,鍺量子點因有較小的能隙與較輕的載子等效質量,因此可提供較佳的載子侷限與較大的分立能階。這些特性對於提昇奈米量子點電晶體的retention time 及降低穿隧電流而言是非常重要的。最甚的是這種製程方法完全合乎目前的CMOS 元件的製程技術,與未來的ULSI 積體電路發展的導向是相符合的。在此我們提出一年期計畫:研究鍺量子點與奈米量子點電晶體的製作及元件特性。主要研究目標為: (I)製作高速與長時間電荷儲存的奈米量子點電晶體與研究其充/放電的物理機制及衰退特性(II)研究缺陷狀態對量子點電晶體之充/放電之影響並進行可靠性量測分析與建立模型。在過去與目前正進行中的計畫 (93/08~95/07),我們已成功地開發「選擇性氧化單晶矽鍺」的方式來製造鍺奈米量子點(3-8 nm)。所形成的鍺量子點之大小取決於被釋放出鍺原子的多寡與彼此間的聚集程度,我們系統性地利用穿透式電子顯微鏡與x 射線繞射等方法來分析與歸納各個製程參數對量子點結構、大小與分佈之影響,從而建立穩定形成奈米鍺量子點的最佳化製程條件。利用所發展的奈米量子點與奈米製程技術技術,我們實際製作了鍺單電子電晶體,並且已在室溫下觀測到單電子的庫倫阻斷現象。因此,我們擬借此經驗來從事鍺奈米量子點電晶體應用於非揮發性記憶體的研究。將針對量子點尺寸大小與分佈、穿隧介電層的種類與厚度進行元件製作與電性特性量測的研究。截止電壓偏移量與「寫」與「抹拭」速度將是元件設計與製作的研究重點。同時我們將進行奈米量子點電晶體元件結構設計,並以製程調變的方式製造不同數量級的缺陷狀態來探討缺陷對電子穿隧與儲存/釋放的影響,並以不同電子注入之方式進行可靠性量測與分析。我們希冀能藉此計畫之執行來建立量子點電晶體的基礎物理與製作技術。本計畫之目的在於開發創新且與現行CMOS 製程相容的奈米製程技術以製作出快速與儲存效果佳的奈米量子點電晶體。 研究期間:9508 ~ 9607
    Relation: 財團法人國家實驗研究院科技政策研究與資訊中心
    Appears in Collections:[電機工程學系] 研究計畫

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