構裝計畫-部分掃描的多晶片模組接線測試;Testing and Built-in Self Test Methodology of Partially Scanned MCM Interconnects

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題名:	構裝計畫-部分掃描的多晶片模組接線測試;Testing and Built-in Self Test Methodology of Partially Scanned MCM Interconnects
作者:	蘇朝琴
貢獻者:	中央大學電機工程學系
關鍵詞:	電子電機工程類;多晶片模組;接線測試;自我測試;徵候測試;階層測試;Multichip module;Interconnect testing;Built-in self test syndrome test;Hierarchical test
日期:	1995-09-01
上傳時間:	2012-10-01 15:15:40 (UTC+8)
出版者:	行政院國家科學委員會
摘要:	本計畫提出一針對只具部分邊界掃描MCM的測試及自我測試方法.我們將會根據本計畫的結果,設計一個自我測試模組送達CIC,或藉由FPGA 進行電路實做.對沒有邊界掃描的晶片而言,控制性與觀測性相當低是最大的困難.因此我們將利用NSC-81計畫(階層式測試信號產生器)所製作的工具軟體來產生部分測試向量,在此部分向量之下,所欲測試的接線及晶片輸出入接腳, 則成為"徵候可測試"(Syndrome testable).因此自我測試的硬體設計可以變得較為簡單.此計畫的主要工作則包括了MCM的階層式測試的轉換,微候可測試性的評估及測試硬體設計與簡化. ; 研究期間 8308 ~ 8407
關聯:	財團法人國家實驗研究院科技政策研究與資訊中心
顯示於類別:	[電機工程學系] 研究計畫

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