以行為模型建立三角積分數位類比轉換器之準確時間響應的研究

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姓名

張曉倩(Xiao-Qian Chang) 查詢紙本館藏

畢業系所

電機工程學系在職專班

論文名稱

以行為模型建立三角積分數位類比轉換器之準確時間響應的研究
(On Behavioral Modeling for Sigma-Delta Digital to Analog Converter with Accurate Timing Response)

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摘要(中)

此論文裡我們提出了一套利用Verilog及Verilog-A硬體描述語言，來建立二階三角積分數位類比轉換器的理想行為模型，此目的是為了提升模擬層級，縮短電路的模擬時間，使數位電路與類比電路可提早在行為層級作整合，加速整個電路的設計流程。
為了使我們電路的行為模型更接近實際傳統的電晶體層級的模擬結果，我們將三角積分數位類比轉換器中交換電容積分器電路的非理想效應加以考慮。在非理想效應中，我們考慮了積分器增益(DC-Gain)、積分器外部轉換速率(External Slew Rate)、積分器穩態響應(Settling Time)。接下來我們利用由下而上(Bottom-up)的驗證方法，並建立了一套標準參數萃取流程，將實際電路的非理想因素萃取出來，再將萃取出來的非理想效應參數加入到我們所建立的行為模型裡，使我們建立的三角積分數位類比轉換器的行為模組更接近實際電路的行為，並達到快速模擬的目的。

摘要(英)

In this thesis, we use hardware description language Verilog and Verilog-A to build the second-order sigma-delta digital to analog converter. Our goal is reduced the simulation time of circuit, the simulation model needed to promote the higher abstract level. We can early integrate the digital and analog circuit in the behavioral model to speed up the design procedure.
In order to let our circuit behavior model close to the simulation result of traditional real transistor level, we consider the non-ideal effect of switch capacitance integrator in the sigma-delta digital to analog converter. For the non-ideal effects, we consider the DC-Gain, External Slew Rate and Settling Time of the integrator. Then we use the Bottom-up verifiable method to build up a standard parameter extracted procedure. We first extract the non-ideal factors form real circuits, and then put the extracted non-ideal effect parameters to the behavior model which is built for simulation. This procedure will help the simulation result to be near to the truth and reach to the goal of high-speed simulation.

關鍵字(中)

★ 三角積分數位類比轉換器
★ 行為模型
★ 交換電容電路

關鍵字(英)

★ Behavioral Model
★ Switched-Capacitor Circuit
★ Sigma-Delta Digital to Analog Converter

論文目次

目錄 I
摘要 IV
Abstract V
致謝 VI
圖目錄 VII
表目錄 X
第一章序論 1
1.1 研究動機 1
1.2 行為模型設計 4
1.3 論文組織 5
第2章背景知識研讀 6
2.1 前言 6
2.2 升頻濾波器 8
2.2.1 升頻 8
2.2.2映像去除濾波器 9
2.3 三角積分調變器 11
2.3.1 量化雜訊 11
2.3.2 超取樣 13
2.3.3 雜訊移頻 14
2.3.4 一階三角積分調變器 16
2.3.5 二階三角積分調變器 18
2.4 一位元數位類比轉換器 19
2.5 類比低通濾波器 20
2.5.1 切換電容積分器 20
2.5.2 非反相交換電容積分器 23
2.5.3 反相交換電容電路 24
第三章 ∑ΔDAC之數位電路的行為模型 26
3.1 三角積分調變器的設計 26
3.2 升頻濾波器的設計 29
3.2.1 半頻濾波器的設計 30
3.2.2 Inverse Sinc濾波器的設計 32
3.2.3串聯積分疏狀濾波器的設計 34
3.2.4 有限字元長度的考慮 37
3.3 系統模擬 38
3.4 Verilog硬體描述語言的實現 38
第四章 ∑ΔDAC之類比電路的行為模型 40
4.1類比電路的理想行為模型 40
4.1.1一位元數位類比轉換器 40
4.1.2 Biquad電路 42
4.1.3 DCT電路 45
4.2類比電路的非理想行為模型 47
4.2.1 非理想因素及來源 47
4.2.2 萃取模式 48
4.3 積分器增益 49
4.3.1 Biquad電路萃取DC Gain參數 50
4.3.2 DCT電路萃取DC Gain參數 53
4.4 積分器的穩態響應 55
4.4.1 迴轉率 56
4.4.2 漣波穩態響應 59
4.4.3 電阻電容穩態響應 61
4.4.4實驗建立與模擬結果 62
第五章模擬結果與分析 64
5.1 時域波形 64
5.2 頻域波形 66
第六章結論 69
參考文獻 70

參考文獻

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指導教授

劉建男(Chien-Nan Jimmy Liu)

審核日期

2009-1-23

推文