以Laker實現運算放大器之佈局自動化的研究

以作者查詢圖書館館藏

、以作者查詢臺灣博碩士

、以作者查詢全國書目

、勘誤回報

、線上人數：53

、訪客IP：3.139.103.74

姓名

黃鳳儀(Feng-Yi Huang) 查詢紙本館藏

畢業系所

電機工程學系在職專班

論文名稱

以Laker實現運算放大器之佈局自動化的研究
(OP Amplifier Layout Automation with Laker)

相關論文

★ 運算放大器之自動化設計流程及行為模型研究	★ 高速序列傳輸之量測技術
★ 使用低增益寬頻率調整範圍壓控震盪器之1.25-GHz八相位鎖相迴路	★ 類神經網路應用於高階功率模型之研究
★ 使用SystemC語言建立IEEE 802.3 MAC 行為模組之研究	★ 以回填法建立鎖相迴路之行為模型的研究
★ 高速傳輸連結網路的分析和模擬	★ 一個以取樣方式提供可程式化邏輯陣列功能除錯所需之完全觀察度的方法
★ 抑制同步切換雜訊之高速傳輸器	★ 以行為模型建立鎖相迴路之非理想現象的研究
★ 遞迴式類神經網路應用於序向電路之高階功率模型的研究	★ 用於命題驗証方式的除錯協助技術之研究
★ Verilog-A語言的涵蓋率量測之研究	★ 利用類神經模型來估計電源線的電流波形之研究
★ 5.2GHz CMOS射頻接收器前端電路設計	★ 適用於OC-192收發機之頻率合成器和時脈與資料回復電路

檔案

[Endnote RIS 格式]

[Bibtex 格式]

[相關文章]

[文章引用]

[完整記錄]

[館藏目錄]

[檢視]

[下載]

本電子論文使用權限為同意立即開放。
已達開放權限電子全文僅授權使用者為學術研究之目的，進行個人非營利性質之檢索、閱讀、列印。
請遵守中華民國著作權法之相關規定，切勿任意重製、散佈、改作、轉貼、播送，以免觸法。

摘要(中)

現今半導體製程技術不斷地求新，因此IC相關產品開發過程也越來越困難。目前，最新的製程技術已經結合數位和類比變成混合型的電路設計。為了面對日新月異的複雜電路設計，我們必須要使用計算機輔助設計工具(CAD Tools)來減少整個IC設計過程的時間。如今，自動化佈局工具在數位電路設計方面已經被發展的很成熟；但是在類比電路設計方面，自動化佈局工具目前仍不太成熟。因為，類比電路佈局必須考慮很多特殊的限制，像對稱(symmetry)的需求、元件的匹配(matching)、電流密度，寄生效應(parasitic effect)等等。再加上很難在實際完成類比電路佈局之前，先正確的估算出寄生效應的影響，以避免類比電路性能的下降。所以，在本質上類比電路佈局設計是比數位電路有很大的困難度。本論文提出一個自動化佈局運算放大器的流程，並支援三種常用架構的運算放大器：摺疊疊接 (folded cascade)、電流鏡(current mirror)、伸縮(telescopic)。整套流程已經以C++實現並連結Laker輔助設計，並可通過DRC與LVS的驗證。

摘要(英)

IC product development procedure is more and more difficult with the rapid advance in manufacturing process. Current technologies can even allow analog and digital circuits in the same chip, which are called mixed-signal circuits. In order to deal with the circuit design complexity, computer-aided design tools are required to shorten the IC design process. Nowadays, these automated layout tools are fairly well developed and commercially available to digital designs. But the automated layout tools for analog circuits are still in their infancy. Analog circuit layout must consider many special constraints, such as symmetrical requirements, device matching, current density, parasitic effect, etc.. However, it is difficult to accurately estimate the parasitic effects and fix them before the layout is completed. Therefore, the layout design is more difficult in analog designs than in digital designs. In this thesis, an automation flow of OP Amplifier layout is proposed. Three common OP Amplifiers, folded cascade、current mirror and telescopic, are supported in this flow. It has been implemented using C++ program and Laker. All the generated layout can pass DRC and LVS verification.

關鍵字(中)

★ 擺放
★ 自動化佈局
★ 運算放大器

關鍵字(英)

★ placement
★ layout automation
★ OP Amplifier

論文目次

一、緒論 1
1-1 背景 1
1-2 問題定義 3
1-3 論文組織 5
二、背景知識 6
2-1 緒論 6
2-1-1擺放議題 6
2-1-2繞線議題 10
2-2 類比電路自動化佈局工具 12
2-3 類比電路自動化設計/佈局工具 15
三、佈局流程介紹 18
3-1 緒論 18
3-2 LAKER軟體 19
3-2-1 簡介 19
3-2-2 功能介紹 19
3-3 佈局相關資訊 21
3-3-1 如何使用Laker產生MOS ? 21
3-3-2 MOS命名方式 24
3-3-3 佈局調整 25
3-3-4 擺放(Placement) 28
3-3-5 繞線(Routing) 34
3-4 OPA電路擺放說明 36
3-4-1 Folded OPA 36
3-4-2 Current Mirror OPA 40
3-4-3 Telescopic OPA 44
四、實驗結果 48
4-1 工具功能說明 48
4-2 FOLDED OPA 49
4-2-1佈局結果 49
4-2-2驗證結果 51
4-3 CURRENT MIRROR OPA 53
4-3-1佈局結果 53
4-3-2驗證結果 55
4-4 TELESCOPIC OPA 56
4-4-1佈局結果 56
4-4-2驗證結果 58
五、結論與未來研究方向 59
參考資料 60

參考文獻

[1] 羅正忠,李嘉平,鄭湘原, “半導體工程-先進製程與模擬,” 台灣培生教育出版股份有限公司, Jan. 2005.
[2] D. Long, Y. Zeng, C. Du, X. Hong, S. Dong, “A Novel Performance-Driven Automatic Layout Tool for Analog Circuit,” International Conference on Communications, Circuits and Systems, pp. 1344-1348, Jun. 2004.
[3] 趙晏廷, “運算放大器之自動化設計流程及行為模型研究,” 國立中央大學電機工程研究所碩士論文, Jul. 2006.
[4] P.-H. Lin, S.-C. Lin, “Analog Placement Based on Hierarchical Module Clustering,” IEEE/ACM Design Automation Conference, pp. 50-55, Jun. 2008.
[5] 2008年11月1日，取自http://www.springsoft.com/ch/community/springsoft-foundation。
[6] Q. Dong, S. Nakatake, “Constraint-Free Analog Placement with Topological Symmetry Structure,” Asia and South Pacific Design Automation Conference, pp. 186 - 191, Mar. 2008.
[7] L. Xiao, E.F.Y. Young, “Analog Placement with Common Centroid and 1-D Symmetry Constraints,” Asia and South Pacific Design Automation Conference, pp. 353-360, Jan. 2009.
[8] C. Du, Y. Cai, X. Hong, Q. Zhou, “A Shortest-Path-Search Algorithm with Symmetric Constraints for Analog Circuit Routing,” International Conference on ASIC, pp. 844-847, Oct. 2005.
[9] C. Du, Y. Cai, X. Hong, “A Novel Analog Routing Algorithm with Constraints of Variable Wire Widths,” International Conference on Communications, Circuits and Systems Proceedings, pp. 2459-2463, Jun. 2006.
[10] L. Zhang, U. Kleine, Y. Jiang, “An Automated Design Tool for Analog Layouts,” IEEE Transactions on Very Large Scale Integration (VLSI) Systems, pp. 881-894, Aug. 2006.
[11] C.-W. Lin, P.-D. Sue, Y.-T. Shyu, S.-J. Chang, “A Bias-Driven Approach for Automated Design of Operational Amplifiers,” IEEE International Symposium on VLSI Design, Automation & Test, pp. 118-121, Apr. 2009.
[12] C. Flynt, TCL/TK A Developer’s Guide, Morgan Kaufmann, May. 2003.
[13] 2009年6月13日，取自http://www.zh.wikipedia.org/wiki/CMOS。
[14] 2009年6月20日，取自http://www.eda-utilities.com/。
[15] 2009年6月20日，取自http://www.t-esda.org/tech/200401/index.html#fig1。
[16] 2008年11月1日，取自http://www.cic.org.tw/cic_v13/fab_services/index.jsp?menu=info。
[17] R. C. Prim, “Shortest Connecting Networks and Some Generalizations,” Bell System Technical Journal, Vol. 36, pp. 1389-1401, Nov.1957.
[18] 黃弘一, “Chapter 11 Analog Cells/Macros Layouts,” 混合訊號式積體電路佈局與分析課程講義, Jan. 2001.

指導教授

劉建男(Chien-Nan Jimmy Liu)

審核日期

2009-7-16

推文