應用於112 Gb/s NRZ 高速串列收發器之關鍵技術技術與實現;Design and Implementation of Key Techniques in 112 Gb/S High-Speed Serial Transceiver

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題名:	應用於112 Gb/s NRZ 高速串列收發器之關鍵技術技術與實現;Design and Implementation of Key Techniques in 112 Gb/S High-Speed Serial Transceiver
作者:	鄭國興
貢獻者:	國立中央大學電機工程學系
關鍵詞:	高速串列連結技術;低雜訊時脈產生;高速資料傳輸的訊號完整度;鎖相迴路;展頻時脈產生器;連續時間線性等化器;前饋式等化器;決策回饋等化器;自適應系統;資料與時脈回復電路;;High-Speed Serial Link Technology;Low-Noise Clock Generation;Signal Integrity of High-Speed Data Transmission;Phase-Locked Loop;Spread-Spectrum Clock Generator;Continuous Time Linear Equalizer;Feed-Forward Equalizer;Decision-Feedback Equalizer;Adaptive system;Clock and Data Recovery Circuit
日期:	2024-09-27
上傳時間:	2024-09-30 17:22:49 (UTC+8)
出版者:	國家科學及技術委員會(本會)
摘要:	本計畫探討應用於新世代的高速串列傳輸介面，基於國際組織預期之規格，發展出適用於未來新資料格式的高速串列傳輸關鍵技術，期望在電路應用與可靠度上能夠有進一步的突破，使我國能具備符合未來新版規格之高速串列傳輸技術，在與世界的競爭中創造優勢。
關聯:	財團法人國家實驗研究院科技政策研究與資訊中心
顯示於類別:	[電機工程學系] 研究計畫

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