適用於3GPP LTE-A之渦輪解碼器硬體設計與實作

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侯震宇(Jhen-yu Hou) 查詢紙本館藏

畢業系所

電機工程學系

論文名稱

適用於3GPP LTE-A之渦輪解碼器硬體設計與實作
(Design and Implementation of Turbo Decoder for 3GPP-LTE Advanced Systems)

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摘要(中)

在本篇論文中，我們根據3GPP LTE-A的系統通道編碼傳輸規格，設計Radix-4架構高並行渦輪解碼器。在解碼時序上採用預處理滑窗解碼流程，來降低所需儲存的資料量並且增快約一倍的解碼速度。在解碼效能上，我們使用邊界資訊交換(NII)機制來改善因並行架構所造成的解碼性能損失。我們提出更簡單明瞭的解碼器與記憶體之間的資料交換網路，其中降低簡化交換網路所需要的控制訊號。除此之外，在解碼器的主要構成元件加法挑選補償器中，我們比較了各種實現的架構，並設計出在解碼效能與硬體面積兩者取捨中最為合理的組合。在硬體實現上，對硬體元件的量化與解碼性能的取捨做最佳化，達到最小面積的硬體與最接近演算法的解碼效能，我們設計實作出的解碼器跟演算法相比只有0.1dB的解碼效能損失，最後解碼器的硬體合成結果顯示操作頻率也能跟上3GPP LTE-A的傳輸規格限制。

摘要(英)

In this thesis, we design the Turbo decoder applies to channel coding system for the 3rd Generation Partnership Project (3GPP) specification. The decoder implements the MLMAP algorithm with high radix and high parallel architecture. In timing chart of decoding, we utilize the sliding-window and warm-up scheme to improve the decoding period and performance. We utilize the NII scheme to compensate the performance loss caused by the high parallel architecture design. We propose the simpler and faster switch network than previous literatures. The memory area is reduced by reducing the number of memory blocks. The CSO unit is an important component of MLMAP implementation and we choose one structure as our best tradeoff from few different CSO structures. The proposed Turbo decoder can achieve operation frequency 425 MHz and throughput 950Mb/s per MLMAP decoder.

關鍵字(中)

★ 編碼
★ 渦輪碼
★ 錯誤碼

關鍵字(英)

★ 3GPP LTE
★ Turbo code

論文目次

目錄
目錄 iv
圖示目錄 vi
表格目錄 ix
第一章緒論 1
1.1 簡介 1
1.2 動機 1
1.3 論文組織 2
第二章渦輪碼 3
2.1 LTE的渦輪碼編碼 3
2.1.1 LTE的渦輪編碼狀態 6
2.1.2 LTE的交錯器 10
2.2 渦輪碼解碼 12
2.2.1 最大可能性對數比值 13
2.2.2 最大事後機率演算法 14
第三章高產出的解碼器設計 18
3.1 最大對數事後機率演算法 18
3.2 預處理滑窗解碼流程時序 22
3.3 高基數與高並行架構 26
3.3.1 高基數架構 26
3.3.2 Radix-4架構的最大對數演算法 29
3.3.3 高並行架構 32
3.4 高並行運算架構的效能補償 36
第四章解碼硬體的改良 42
4.1 加法比較挑選補償器 42
4.2 交錯器 48
4.2.1 記憶體衝突 48
4.2.2 二次置換多項式交錯器 50
4.2.3 記憶體設計 53
4.3 選擇交換網路 54
4.3.1 排序路由網路 55
4.3.2 旋轉器網路 56
4.3.3 所提出之交換網路設計 58
4.4 訊雜比敏感度 62
第五章硬體實現 65
5.1 狀態運算元件 66
5.1.1 補償挑選器 67
5.1.2 補償元件 69
5.1.3 範圍偏移元件 72
5.2 分支運算單位 74
5.3 概比率運算元件 75
5.4 位址產生器 79
5.5 選擇交換網路 80
5.6 解碼器控制單元 83
5.7 硬體設計改良 85
5.7.1 硬體管線設計 85
5.7.2 硬體時序重整設計 86
5.8 硬體實作比較 89
第六章結論 90
參考文獻 91

參考文獻

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指導教授

蔡佩芸(Pei-yun Tsai)

審核日期

2011-8-15

推文