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語言 |
| DC.contributor | 電機工程學系 | zh_TW |
| DC.creator | 王裕謙 | zh_TW |
| DC.creator | Yu-Chein Wang | en_US |
| dc.date.accessioned | 2004-7-12T07:39:07Z | |
| dc.date.available | 2004-7-12T07:39:07Z | |
| dc.date.issued | 2004 | |
| dc.identifier.uri | http://ir.lib.ncu.edu.tw:88/thesis/view_etd.asp?URN=91521006 | |
| dc.contributor.department | 電機工程學系 | zh_TW |
| DC.description | 國立中央大學 | zh_TW |
| DC.description | National Central University | en_US |
| dc.description.abstract | 在SoC(system-on-chip)的時代，隨著電路設計複雜度的增加，模擬所花費的時間也隨著增加，為了快速驗證設計者的電路，尤其是在混合電路的模擬上，許多努力都致力於將電路提高到行為層級描寫，以加快此設計流程。過去這幾年來，當設計者在發展類比電路或是混合信號電路的時候，SPICE電路模擬器一直都是最基本的設計與驗証工具，但是隨著半導體技術的不斷發展、推出市場的快速要求(time-to-market)……等等，傳統的SPICE模擬器再也無法滿足先進電路的設計需求了。此論文裡，我們提出了一套利用Verilog-A硬體描述語言建立PLL電路之行為模組的方法，並建立了一套標準的參數粹取流程，利用bottom-up(由下而上的)的驗證方式，將電路的非理想因素粹取出來，使得我們此PLL行為模組能更接近實際傳統的電晶體層級(transistor level)的模擬結果。最重要的，我們提出的這種回填參數的方法能適用於各種多變的PLL鎖相迴路電路，使它不受制於電路的架構與特性。 | zh_TW |
| dc.description.abstract | On Behavioral Modeling for Phase-Locked Loop Circuits with Non-Ideal Effects | en_US |
| DC.subject | 鎖相迴路 | zh_TW |
| DC.subject | 行為模型 | zh_TW |
| DC.subject | behavioral model | en_US |
| DC.subject | PLL | en_US |
| DC.title | 以行為模型建立鎖相迴路之非理想現象的研究 | zh_TW |
| dc.language.iso | zh-TW | zh-TW |
| DC.title | On Behavioral Modeling for Phase-Locked Loop Circuits with Non-Ideal Effects | en_US |
| DC.type | 博碩士論文 | zh_TW |
| DC.type | thesis | en_US |
| DC.publisher | National Central University | en_US |