| DC 欄位 |
值 |
語言 |
| DC.contributor | 電機工程學系 | zh_TW |
| DC.creator | 李修文 | zh_TW |
| DC.creator | Hsiu-Wen Li | en_US |
| dc.date.accessioned | 2005-7-20T07:39:07Z | |
| dc.date.available | 2005-7-20T07:39:07Z | |
| dc.date.issued | 2005 | |
| dc.identifier.uri | http://ir.lib.ncu.edu.tw:88/thesis/view_etd.asp?URN=92521001 | |
| dc.contributor.department | 電機工程學系 | zh_TW |
| DC.description | 國立中央大學 | zh_TW |
| DC.description | National Central University | en_US |
| dc.description.abstract | 在驗証電路的方法之中，模擬是目前大家所常用的方法之一，其原因是非常的簡單且技術較為成熟；而在模擬的部份比較為重要的是模擬的環境，用不同的程式語言所設計出來的電路，各有其相對的模擬的環境，但是若今天我們需要在同一個平台上模擬用二種不同程式語言所實驗的電路，勢必不一定能夠延用原先的模擬環境，對於這種情形就必需找到一個平台，能夠讓不同程式語言所實現的電路能一起模擬。
我們現在正在進行的計劃－數位電視廣播系統接收器(DVB-T Receiver)，就先以這個計劃作為一個例子來說明，在此計劃中有分成好幾個子計劃，通訊團隊方面負責整個系統的架構，電機電子團隊負責電路的設計、驗証、測試，而在通訊團隊方面是先以MATLAB來設計整個系統的架構，而電路的設計則是採用硬體描術語言(HDL)中的Verilog來完成電路的設計，而MATLAB有自己的模擬環境及方式，而Verilog也有自行的擬模方法，因此要整合MATLAB和Verilog一起擬模變成一個重要的環節，因此我們打算找到一個可以一起模擬的平台，讓MATLAB及Verilog可以在同一個平台上進行模擬，來確定用Verilog所設計出來的電路是符合整個系統所需的。
而這個平台除了支援MATLAB和Verilog的同時模擬(co-sim)外，也能夠支援SystemC，另外還要能夠支援由自動產生測試資料(ATPG)所產生出來向量送到系統內做模擬，因此這個平台是整合了ATPG及co-sim的功能。 | zh_TW |
| DC.subject | 共同模擬 | zh_TW |
| DC.subject | 隨機測試向量 | zh_TW |
| DC.subject | 硬體驗証語言 | zh_TW |
| DC.subject | Hardware Verification Language | en_US |
| DC.subject | HVL | en_US |
| DC.subject | CoCentric System Stdio | en_US |
| DC.subject | Co-Sim | en_US |
| DC.title | 建立DVB-T計劃的共同模擬平台之研究 | zh_TW |
| dc.language.iso | zh-TW | zh-TW |
| DC.type | 博碩士論文 | zh_TW |
| DC.type | thesis | en_US |
| DC.publisher | National Central University | en_US |