自動辨識混合訊號電路中數位區塊之方法

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姓名

樓禹慷(Yu-Kang Lou) 查詢紙本館藏

畢業系所

電機工程學系

論文名稱

自動辨識混合訊號電路中數位區塊之方法
(Automatic Recognition of Digital Blocks in Mixed-Signal Circuits)

相關論文

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摘要(中)

隨著製程的演進，混合訊號系統的積體電路設計變得越來越複雜，加速類比與數位混合訊號模擬的時間，是現在驗證單晶片系統設計中很重要的一環，以硬體描述語言建立類比電路的行為模型，是一種有效率的混合訊號系統驗證方式，為了將設計者的電路自動轉換成行為模型，在本論文中提出一套有效率的電路架構分析流程，可以自動萃取出混合訊號設計中屬於數位電路的部分，且建構出一個架構分析平台，將Netlist檔案自動轉換成Verilog檔案，將設計的層級從電晶體層級拉到行為階層，達到加速電路模擬的效果，由幾個電路上的實驗結果來看，我們確實能夠正確辨識出對應的電路，並維持模擬結果的準確度。

摘要(英)

The design and development of analog/mixed-signal(AMS) integrated circuits is becoming increasingly complex as technologies advances. Speeding up analog and mixed signal simulation is important in SoC design verification. Modeling analog circuit blocks by hardware description language and building their behavioral models is an efficient verification approach for AMS systems. To transform the circuits of designer into behavioral models automatically, in this thesis, we proposed an efficient structure analysis flow that can extract digital circuits in mixed-signal design automatically, and built a structure analysis platform to enable transforming Netlist files to Verilog automatically, replacing transistor-level design with behavior-level design and achieving the propose of speeding up simulation. With those behavioral models, the verification complexity and the simulation time can be reduced significantly. As shown in the experimental results on several circuits, the proposed approach is able to reach correct recognition with good accuracy.

關鍵字(中)

★ 自動辨識
★ 混合訊號電路

關鍵字(英)

★ Automatic Recognition
★ Mixed-Signal Circuits

論文目次

摘要 iii
Abstract iv
致謝 v
目錄 vi
圖目錄 viii
表目錄 i
第一章、緒論 1
1-1 研究動機 1
1-2 問題定義 7
1-3 論文結構 7
第二章、背景知識 8
2-1 Spice電路格式(Netlist Format) 8
2-2 圖形表示(Graph Representation) 11
2-3 相關研究(Related Works) 12
2-3-1 SubGemini 13
2-3-2 Resource Management 14
2-3-3 DECIDE 16
2-3-4 DC Connect Component Partition Method 18
第三章、架構分析與Verilog檔案產生平台 20
3-1 架構分析與Verilog檔案產生平台流程 20
3-2 前置工作 21
3-2-1 元件名稱統一(Uniform device name) 23
3-2-2 編碼(Encode) 24
3-3 由上而下篩網式架構分析 27
3-3-1 子電路層級辨識 29
3-3-2 DC連線辨識 31
3-3-3 特殊電路後處理 36
3-4 模型建構 41
3-5 輸出Verilog檔案 42
第四章、實驗結果與分析 44
4-1 架構分析結果 44
4-2 行為模型模擬結果 51
4-3 Parallel-in/Serial-out system 模擬結果與模擬時間比較 56
第五章、結論與未來目標 58
第六章、參考文獻 59

參考文獻

[1] http://www.cadence.com/eu/Documents/MicrosoftPowerPoint-ToT2013openend.pdf
[2] https://verificationacademy.com/verification-horizons/october-2012-volume-8-issue-3/improving-analog-mixed-signal-verification-productivity
[3] P. Wambacq, F. Fernández, G. Gielen, W. Sansen, and A. Rodríguez-Vázquez, “Efficient Symbolic Computation of Approximated Small-signal Characteristics” IEEE Journal. Solid-State Circuits, vol. 30, pages. 327–330, Mar 1995.
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[5] https://zh.wikipedia.org/wiki/SPICE
[6] CIC 國家晶片系統設計中心, “Hspice Tutorial”
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[16] 陳建宇, “基於迴歸分析之類比電路行為模型自動產生器”, 中央大學碩士論文, July 2015
[17] Y. J. Lin, M. J. Lee, Y. L. Lo, and S. Y. Kao, “Automatic Mixed-Signal Behavioral Model Generation Environment”, International Symposium on VLSI Design Automation and Test, April 2016

指導教授

周景揚(Jing-Yang Jou)

審核日期

2016-7-20

推文