| 姓名 |
許倫彰(Lun-Chang Hsu)
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畢業系所 |
電機工程學系 |
| 論文名稱 |
實現高效能的Brick Cell陣列乘法器
(Implementation of High-Performance Brick Cell Array of Array Multiplier)
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| 檔案 |
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| 摘要(中) |
常見的傳統乘法器大多經由PPA (Partial Product Array，部分乘積陣列)以增加其效能。本篇論文，我們實現一個高效能且基於陣列的架構，Brick Cell Array of Array (BC-AoA)。BC-AoA乘法器直接處理(N/2)^2個兩位元的Brick Cell，以避免PPA(部分乘積陣列)的產生，並且將錯位的Brick Cell垂直相加，其中N是乘數與被乘數的長度。它具有優異的效能和更緊湊的結構。我們將BC-AoA與同樣基於陣列架構的Vedic 和LUK乘法器做比較。
在本論文中，我們實現一個新的乘法器架構，BC-AoA。並使用台灣半導體研究中心(Taiwan Semiconductor Research Institute, TSRI)提供的台灣積體電路製造股份有限公司(Taiwan Semiconductor Manufacturing Company Limited, TSMC) 90nm製程進行模擬BC-AoA和其他乘法器。 |
| 摘要(英) |
Most conventional multipliers deal with partial product array (PPA) via compression technique that improves the performance of multiplication. In this thesis, we implement a high-performance array of array-based structure, i.e., brick-cell array of array (BC-AoA). The proposed BC-AoA multiplier directly deals with (N/2)^2 two-bit brick cells, which prevents the production of the PPA and vertically adds the twisted brick cells and sums together, where N is the multiplier and multiplicand length. It exhibits excellent performance with a more compact structure. We compare BC-AoA with Vedic and LUK multiplier, which are both array of array-based structures.
In this thesis, we implement a new structure of multiplier, BC-AoA. We simulate BC-AoA and another multipliers using the Taiwan Semiconductor Manufacturing Company Limited (TSMC) 90nm processes which provided by the Taiwan Semiconductor Research Institute (TSRI). |
| 關鍵字(中) |
★ Brick Cell
★ 陣列乘法器
★ 乘法器 |
關鍵字(英) |
★ Brick Cell
★ Array of Array Multiplier
★ Multiplier |
| 論文目次 |
目錄
中文摘要 I
Abstract II
目錄 III
圖目錄 V
表目錄 VI
第一章 簡介 1
1-1 前言 1
1-2 研究動機 1
1-3 研究方法 1
1-4 論文架構 2
第二章 預備知識 3
2-1 傳統Partial Product Array乘法器 3
2-2 Vedic、LUK乘法器 4
第三章 BRICK CELL ARRAY OF ARRAY乘法器 7
3-1 Brick Cell Array of Array 內部電路 7
3-1-1 Brick Cell 8
3-1-2 加法器 10
3-2 Brick Cell Array of Array 架構 11
3-2-1 步驟一：產生N×2 Block 11
3-2-2 步驟二：N×2 Block化簡 13
3-3 Brick Cell Array of Array完整電路 14
第四章 實驗結果 16
4-1不同位元乘法器實驗結果 16
4-1-1 Design Compiler模擬 16
4-1-2 INCISIV模擬 18
4-2實驗結果分析 19
第五章 結論 24
參考文獻 25 |
| 參考文獻 |
[1] Wallace, S. Christopher “A suggestion for a fast multiplier.” IEEE Transactions on electronic Computers 1 (1964): 14–17.
[2] W. K. Luk and J. E. Vuillemin “Recursive implementation of optimal time VLSI integer multipliers,” in Proc. VLSI 1983, F. Anceau and E. J. Aas, Eds. Amsterdam, The Netherlands: Elsevier Science, 1983, pp. 155-168.
[3] Abhijit Asati and Chandrashekhar “A High-Speed, Hierarchical 16 × 16 Array of Array Multiplier Design,” IMPACT 2009.
[4] K. S. Gurumurthy and M. S. Prahalad, "Fast and power efficient 16 × 16Array of Array multiplier using Vedic Multiplication,” in Microsystems Packaging Assembly and Circuits Technology Conference (IMPACT), 2010, 5th International, 2010, pp. 1–4.
[5] M. C.Wen, S. J.Wang;, and Y. N. Lin, “Low-power parallel multiplierwith column bypassing,” Electron. Lett., vol. 41, no. 12, pp. 581–583, May 2005.
[6] Prof. Loh, “ Carry Save Addition,” CS3220–Processor Design, Feb 2005
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| 指導教授 |
陳竹一(Jwu-E Chen)
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審核日期 |
2019-7-30 |
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