以波特率實現 20 Gbps四階脈波振幅調變資料之四分之一速率時脈與資料回復電路

以作者查詢圖書館館藏

、以作者查詢臺灣博碩士

、以作者查詢全國書目

、勘誤回報

、線上人數：84

、訪客IP：3.16.207.48

姓名

楊皓軒(Hao-Hsuan Yang) 查詢紙本館藏

畢業系所

電機工程學系

論文名稱

以波特率實現 20 Gbps四階脈波振幅調變資料之四分之一速率時脈與資料回復電路
(A 20 Gbps PAM-4 Quarter-Baud-Rate Clock and Data Recovery Circuit)

相關論文

★ 一種應用於觸控液晶顯示器的新型嵌入式開關	★ 多重相位之延遲鎖定迴路倍頻器設計與分析
★ 2.5Gbps串列收發器設計	★ 具低抖動與可適應式頻寬之自我偏壓鎖相迴路設計
★ 應用於串列傳輸之2.5GB/s CMOS 超取樣資料回復電路	★ 全數位任意責任週期之同步映射延遲電路
★ 全數位式互補金屬氧化半導自我取樣延遲線電路用於時脈抖動量測	★ 500MHz,30個相位輸出之鎖相迴路應用於三倍超取樣時脈回復系統
★ 設計於90奈米製程輸出頻率為100MHz-1GHz之具可適應性頻寬鎖相迴路	★ 高解析度可變動責任週期之同步複製延遲電路
★ 奈米CMOS晶片內序列傳輸之接收器	★ 奈米CMOS晶片內序列傳輸之送器
★ 基於鎖相迴路之多重相位脈波產生器	★ 低能量時脈儲存元件之分析、設計與量測
★ 具有預先增強器之Gbps串列連結傳送器及全數位超取樣資料回復器	★ 應用於10Gbps晶片系統傳輸鏈之低抖動自我校準鎖相迴路設計

檔案

[Endnote RIS 格式]

[Bibtex 格式]

[相關文章]

[文章引用]

[完整記錄]

[館藏目錄]

至系統瀏覽論文 (2028-7-31以後開放)

摘要(中)

隨著科技不斷演進，串列傳輸系統資料速率不斷提高，對於頻寬設計的難度也隨著提高，使用四階脈波振幅調變技術可以降低頻寬設計之難度，頻寬需求僅為非歸零訊號之一半。同時串列傳輸也取代了並列傳輸，例如USB、SATA、PCI-E、DisplayPort等皆使用串列傳輸系統介面。本論文參考Common Electrical Interface-28G-Very Short Reach (CEI-28G-VSR) 規格實現一個資料與時脈回復電路。
本論文參考CEI-28G-VSR實現一個使用四階脈波振幅調變的資料與時脈回復電路。並改善過去文獻之相位偵測器轉態源不足之問題，提出一個新的四階脈波振幅調變之全新轉態選擇器，使資料與時脈回復電路擁有較高的相位追索能力，且提高偵測資料邊緣型態能有效降低還原時脈抖動，本論文將四階脈波振幅調變之邊緣加以區分，把不具有參考性的邊緣忽略，避免引入不必要的時脈抖動。本論文中使用四分之一速率及波特率採樣的方式來降低整體功耗，本論文之電路設計採用TSMC 40 nm (TN40G) 1P10M CMOS 製程，輸入資料為20 Gbps PAM-4，還原時脈速率為2.5 GHz，操作電壓為0.9V，晶片面積為1.11 mm2，核心電路面積為0.135 mm2，還原時脈之峰對峰值18.9 ps，方均根值 2.73 ps，功率消耗為 17.52 mW。

摘要(英)

The data rate of serial transmission systems keeps growing as technology progresses. In addition, bandwidth design becomes more difficult. The 4-level PAM-4 pulse amplitude modulation technology can be used to reduce the difficulty of the bandwidth design. The required bandwidth is halved compared to non-return-to-zero transmissions. Parallel transmission has been replaced at the same time by serial transmission. For instance, serial transmission system interfaces are used by USB, SATA, PCI-E, DisplayPort, and other devices. By reference to the Common Electrical Interface-28G-Very Short Reach (CEI-28G-VSR) specification, a data and clock recovery circuit is implemented in this article.
The CEI-28G-VSR is used in this research to create a data and clock recovery circuit employing 4-level PAM-4 pulse amplitude modulation. And, to address the previous literature′s problem of insufficient transition source of the phase detector, a new transition selector with fourth-order pulse amplitude modulation is proposed, so that the data and clock recovery circuit has a higher phase tracking ability, and improving the detection data edge type can effectively reduce the recovered clock jitter. In this thesis, the non-referential edges of the 4-level PAM-4 pulse amplitude modulation are ignored in order to avoid adding extra recovered clock jitter. In this thesis, the overall power consumption is decreased by quarter rate and baud rate sampling. The circuit of this thesis is designed in 40 nm standard CMOS process. The input data is 20 Gbps PAM-4, the recovery clock rate is 2.5 GHz, the supply voltage is 0.9V, the chip area is 1.11 mm2, the core area is 0.135 mm2, the peak-to-peak jitter of the recovery clock is 18.9 ps, and the RMS jitter of the recovery clock is 2.73 ps, with a power consumption of 17.52 mW.

關鍵字(中)

★ 波特率
★ 低功耗
★ 四階脈波振幅調變

關鍵字(英)

★ Baud-Rate
★ Low power
★ PAM-4

論文目次

摘要 ii
Abstract iii
目錄 v
圖目錄 ix
表目錄 xii
第1章緒論 1
1.1 研究動機 1
1.2 論文架構 5
第2章高速串列傳輸之訊號完整性 6
2.1 基本概念 6
2.1.1 隨機二位元資料型態[7] 6
2.1.2 隨機二位元資料特性 7
2.1.3 資料編排形式[7] 8
2.2 時脈抖動簡介 10
2.2.1 隨機性抖動(Random Jitter, RJ) 11
2.2.2 定量性抖動(Deterministic Jitter, DJ) 12
2.2.3 抖動量測方法 15
2.3 眼圖分析[4] 19
2.4 誤碼率 20
第3章時脈與資料回復電路之背景簡介 23
3.1 時脈與資料回復電路之簡介 23
3.1.1 四階脈波振幅調變資料 23
3.1.2 四階脈波振幅調變與傳統非歸零式訊號資料比較 25
3.1.3 相位偵測器型態 26
3.1.4 取樣速率 27
3.1.5 抖動轉移函數(Jitter Transfer, JTF) 28
3.1.6 抖動容忍度(Jitter Tolerance, JTOL) 29
3.2 傳統時脈與資料回復電路 30
3.2.1 鎖相迴路式時脈與資料回復電路[20]-[21] 30
3.2.2 混合鎖相迴路/延遲鎖相迴路式時脈與資料回復電路[22]-[23] 32
3.2.3 超取樣式時脈與資料回復電路[24] 33
3.2.4 相位選擇式時脈與資料回復電路[25] 34
3.2.5 雙路徑式時脈與資料回復電路[26] 35
3.3 四階脈波振幅調變文獻探討 36
3.3.1 使用積分與轉態緣濾除之四分之一速率之波特率時脈與資料回復電路[29] 36
3.3.2 利用邊緣旋轉技術之四分之一速率時脈與資料回復電路[30] 37
3.4 比較與討論 38
第4章具四階脈波振幅調變資料四分之一速率之波特率之時脈與資料回復電路設計與實現 39
4.1 電路架構 39
4.2 操作說明 41
4.2.1 四階脈波之邊緣討論 41
4.2.2 四階脈波振幅調變資料之轉態密度 42
4.3 系統分析 42
4.3.1 頻率資訊鎖相迴路系統分析 42
4.3.2 時脈與資料回復電路系統分析 45
4.3.3 利用電流模式電容放大技術之迴路濾波器[19] 52
4.4 行為模擬 53
4.5 子電路介紹 55
4.5.1 波特率之二進位相位偵測器 55
4.5.2 相位頻率偵測器[19] 59
4.5.3 電荷幫浦[19] 61
4.5.4 電壓控制震盪器[19] 63
4.5.5 除頻器[19] 65
4.5.6 擺幅轉換電路[19] 66
4.6 模擬結果 67
4.6.1 操作在20Gbps之四分之一速率之波特率時脈與資料回復電路模擬 67
4.6.2 抖動容忍度模擬 71
第5章晶片佈局 72
5.1 電路佈局 72
5.1.1 晶片封裝 73
5.1.2 佈局與電源規劃 75
5.2 量測環境考量 76
5.2.1 量測環境 76
5.2.2 印刷電路板等效模型[19] 77
5.2.3 高頻輸出緩衝器[19] 78
5.2.4 低頻輸出緩衝器[19] 80
5.2.5 高頻輸入端[19] 81
5.3 規格比較表 82
第6章本篇論文結論 83
6.1 本篇論文結論 83
6.2 未來研究方向 - 自動化與非理想效應 84
參考文獻 85

參考文獻

[1] 林修華, “具四階脈波振幅調變資料相位偵測器與還原資料選擇電路之 10 Gb/s 時
脈與資料回復電路,” 碩士論文, 國立中央大學, 2019.
[2] PCI Express® Base Specification, Revision 2.1, PCI-SIG, 2010.
[3] Universal Serial Bus Specification, Revision 3.1, USB-IO, 2013.
[4] Serial ATA International Organization, Serial ATA Revision 3.0, SATA-IO, 2009.
[5] 劉威廷, “具對稱波偵測器之 10 Gbps 全速率四階脈波振幅調變資料與時脈回復電
路,” 碩士論文, 國立中央大學, 2019.
[6] “CEI-28G-VSR Implementation Agreement Draft 10.0,” Document: OIF2010.404.10 ,
May.21, 2013.
[7] Behzad Razavi, “Design of Integrated Circuits for Optical Communications.
McGraw-Hill: Behzad Razavi, ”2003.
[8] Tektronix, “數位示波器的應用抖動測量”.
[9] Behzad Razavi, Design of analog CMOS integrated circuits, McGraw-Hill, 2001.
[10] SHF Communication Technologies AG, “Application note AN-jitter-1-jitter analysis
using SHF 10000 series bit error rate testers, ”2005.
[11] Agilent Technologies, “Measuring jitter in digital systems,” Application Note 1448-1.
[12] L. Luo, J. Wilson, S. Mick, J. Xu, L. Zhang, E. Erickson, and P. Franzon, “A 36 Gb/s
ACCI mutli-channel bus using a fully differential pulse receiver,” in Proc. IEEE
Custom Integrated Circuits Conf., pp. 773–776, Sep. 2006.
[13] Maxim, “Choosing AC-coupling capacitors,” Application Note: HFAN-1.1, 2000.
[14] Agilent Technologies, “Finding sources of jitter with real-time jitter analysis,” 2008.
[15] STMicroelectronics, “Improving a jitter definition,” 2007.
[16] Tektronix, “Understanding and characterizing timing jitter”.
[17] Altera Corporation, “Deterministic Jitter (DJ) Definition and Measurement,” 2009.
[18] Maxim, “Optical receiver performance evaluation”.
[19] 孫世洋, “以符碼間干擾技術實現自適應等化器之 5Gbps 半速率時脈與資料回復電
路,” 碩士論文, 國立中央大學, 2016.
[20] 劉深淵, 楊清淵, 鎖相迴路, 滄海書局, 2006.
[21] W.-Y. Lee, K.-D. Hwang, and L.-S. Kim, “A 5.4/2.7/1.62-Gb/s receiver for
DisplayPort version 1.2 with multi-rate operation scheme,” IEEE Trans. Circuits
Syst. I, Reg. Papers, vol. 59, no. 12, pp. 2858–2866, Nov. 2012.
[22] D. Dalton, K. Chai, E. Evans, M. Ferriss, D. Hitchcox, P. Murray, S. Selvanayagam,P.
Shepherd, and L. DeVito, “12.5-Mb/s to 2.7-Gb/s continuous-rate CDR with
automatic frequency acquisition and data-rate readback,” IEEE J. Solid-State
Circuits, vol. 40, no. 12, pp. 2713–2725, Dec. 2005.
[23] X. Maillard, F. Devisch, and M. Kuijk, “A 900-Mb/s CMOS data recovery DLL using
half-frequency clock,” IEEE J. Solid-State Circuits, vol. 37, no. 6, pp.711–715, Jun.
2002.
[24] H. J. Jeon, R. Kulkarni, Y. C. Lo, J. Kim, and S. M. Jose, “A bang-bang clock and data
recovery using mixed mode adaptive loop gain strategy,” IEEE J. Solid-State
Circuits, vol. 48, no. 6, pp. 1398–1415, Jun. 2013.
[25] Ruiyuan, and G. S. La Rue, “Fast acquisition clock and data recovery circuit with
low jitter,” IEEE J. Solid-State Circuits, vol. 41, no. 5, pp.1016–1024, May. 2006.
[26] W. Yin, R. Inti, A. Elshazly, M. Talegaonkar, B. Young, and P. K. Hanumolu, “A
TDC-less 7 mw 2.5 Gb/s digital CDR with linear loop dynamics and offset-free
data recovery,” IEEE J. Solid-State Circuits, vol. 46, no. 12, pp. 3163–3173, Dec. 2011
[27] J. Lee, K. S. Kundert, and B. Razavi, “Analysis and modeling of bang-bang clock and
data recovery circuits,” IEEE J. Solid-State Circuits, Express Briefs, vol. 39, no. 9, pp.
1571–1580, Sep. 2004
[28] 鄭柏旻, “具電容放大技術和自適應迴路增益控制器之 5 Gbps 雙路徑時脈與資料
回復電路,” 碩士論文, 國立中央大學, 2017.
[29] N. Qi, Y. Kang, Q. Lin, J. Ma, B. Yin, C. Liu, R. Bai, S. Hu, J. Wang, J. Du, L. Ma, Z.
He, M. Liu, F. Zhang, *, P. Y. Chiang, “A 51Gbs, 320mW, PAM4 CDR with
Baud-Rate Sampling for High-Speed Optical Interconnects,” IEEE Asian Solid-State
Circuits Conference, pp .89-92, Nov. 2017
[30] D. H. Kwon, M. Kim, S. G. Kim, and W. Y. Choi, “A 32-Gb/s PAM-4 quarter-rate
clock and data recovery circuit with an input slew-rate tolerant selective transition
detector,” IEEE Trans. Circuits Syst. II, Express Briefs, vol. 66, no. 3, pp. 362–366,
Mar. 2019.
[31] J. Lee, K. S. Kundert, and B. Razavi, “Analysis and modeling of bang-bang clock and
data recovery circuits,” IEEE J. Solid-State Circuits, vol. 39, no. 9, pp. 1571–1580,
Sep. 2004.
[32] 鄭宇亨, “具資料獨立相位追蹤補償技術之 10 Gbps 半速率時脈與資料回復電路,”
碩士論文, 國立中央大學, 2018.
[33] J. Lee, P. C. Chiang, P. J. Peng, L. Y. Chen, and C. C. Weng, “Design of 56 Gb/s NRZ
and PAM4 SerDes transceivers in CMOS technologies,” IEEE J. Solid-State Circuits,
vol. 50, no. 9, pp. 2061–2073, Sep. 2015.
[34] D.H. Kwon, M. Kim, S. G. Kim, and W. Y. Choi, “A 10-Gb/s Reference-Less
Baud-Rate CDR for Low Power Consumption With the Direct Feedback Method,”
IEEE Trans. Circuits Syst. II, Express Briefs, vol. 65 no. 11, pp. 1539–1543, Nov. 2018

指導教授

鄭國興(Kuo-Hsing Cheng)

審核日期

2023-7-17

推文