博碩士論文 89323090 詳細資訊


姓名 許哲國(Zhu-Guo Shu)  查詢紙本館藏   畢業系所 機械工程學系
論文名稱 通用數位影像處理平台之研究
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摘要(中) 本文以研究適合發展與應用機械視覺技術的數位影像處理平台為目標。統整過去在影像處理系統研究方面的優缺,並結合目前影像感測器的發展,規劃出一套UDS/DSP-Base的影像處理架構。
 該架構相容於通用發展系統(UDS)規格,並以其作為模組化為基礎,共分為「CIS影像擷取裝置」、「攝像暨顯像子模組」、「浮點式DSP子模組」、「Compact Flash子模組」、「UDS通訊系統母板」五個子模組系統。除了承襲前屆學長研發完成的UDS軟硬體設備以外,另外研發「ADSP-21065L子板」與「CIS攝像暨顯像子板」兩項軟硬體設備,以利實作出UDS/DSP-Base的影像處理架構。
 在ADSP-21065L子板的設計方面,除了符合通用系統規格的基本要求外,SDRAM控制器也是設計的重點之一,藉以改善原先無法支援DMA傳輸的缺失。該控制器是以Verilog語言撰寫,並使用FPGA實作,搭載於子板之上。
 在CIS攝像暨顯像子板的設計方面,目前CIS發展迅速,解析度已經提高到1280×1024以上,色彩解析也提高到10位元以上。使用解析度較高的感測器可以有效提高影像辨識的準確度,使未來在發展機械視覺應用時,能獲得更多的效益。
關鍵字(中) ★ 影像處理
★ 數位訊號處理器
關鍵字(英) ★ Image Processing
★ DSP
論文目次 論 文 摘 要 I
致 謝 II
目 錄 IV
圖 目 VIII
表 目 XII
第一章 緒論 1
1.1 前言 1
1.2 研究動機與目標 2
1.3 相關技術回顧 3
1.4 論文架構 6
第二章 影像處理平台的架構解說 7
2.1 通用發展系統介紹 7
2.2 PC-BASE與UDS/DSP-BASE影像處理平台的比較 8
2.3 UDS/DSP-BASE影像處理平台架構規劃 10
2.3.1 模組架構及其特色 10
2.3.2 以CIS作為影像擷取 12
2.3.3 以浮點式DSP為處理核心 14
2.3.4 以NTSC、PAL視訊標準作即時監控 15
2.3.5 以COMPACT FLASH(CF)記憶卡儲存資料 15
2.3.6 全面採用低電壓、耗電量低的元件 16
2.4 UDS/DSP-BASE影像處理平台實作 16
第三章 浮點式DSP子板的設計解說 19
3.1 ADSP-21065L子板的規格 19
3.1.1 硬體規格 19
3.1.2 FPGA韌體規格 20
3.1.3 DSP韌體規格 22
3.1.4 PC軟體∕UDS母板韌體規格 22
3.2 系統運作架構 23
3.3 匯流排及外部通訊埠 23
3.3.1 UDS通用匯流排 25
3.3.2 UNIVERSAL DSP匯流排 26
3.3.3 同步暨非同步COM埠 28
3.3.4 ADI EZ-LIB JTAG埠 28
3.3.5 JTAG燒錄接頭 29
3.3.6 延伸匯流排 29
3.4 JUMPER設定 30
3.5 電磁干擾及雜訊防治 32
3.5.1 雜訊及電磁干擾 32
3.5.2 ADSP-21065L子板的PCB佈線原則 33
第四章 DSP週邊控制晶片的設計 37
4.1 控制晶片的內部架構 37
4.1.1 介面腳位說明 38
4.1.2 內部控制暫存器說明 43
4.1.3 訊號動作說明 50
4.2 SDRAM控制器的設計 52
4.2.1 SDRAM運作原理 53
4.2.2 SDRAM控制器內部架構 55
4.2.3 SDRAM控制器的介面腳位與內部訊號 57
4.2.4 SDRAM控制器的設計原理 60
4.3 I2C主控端控制器的設計 62
4.3.1 I2C通訊的運作原理 62
4.3.2 I2C主控端控制器的內部架構 64
4.3.3 I2C主控端控制器的介面腳位與內部訊號 66
4.3.4 I2C控制器的設計原理 69
第五章 CIS攝像暨顯像子板設計 71
5.1 MICRON MI-0330影像感測器介紹 71
5.1.1 MI-0330的規格 71
5.1.2 MI-0330控制時序解說 72
5.2 顯像原理介紹 74
5.2.1 數位視訊轉類比視訊 74
5.2.2 類比視訊轉標準視訊 76
5.3 CIS攝像暨顯像子板的規格 76
5.4 系統運作架構 77
5.5 匯流排及JUMPER設定 77
5.5.1 感測器板連接器 79
5.5.2 控制板的JUMPER設定 80
5.5.3 感測器板的JUMPER設定 80
第六章 系統驗證與應用 81
6.1 實驗裝置 81
6.2 I2C主控端控制器的設計驗證 82
6.2.1 I2C寫入時序模擬與驗證 82
6.2.2 I2C讀取時序模擬與驗證 83
6.3 SDRAM控制器的設計驗證 85
6.3.1 初始化時序模擬 85
6.3.2 資料寫入時序模擬 86
6.3.3 資料讀取時序模擬 87
6.3.4 REFRESH時序模擬 87
6.3.5 資料讀寫驗證 88
第七章 結論與未來展望 89
參考文獻 90
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指導教授 江士標(Shyh-Biau Jiang) 審核日期 2002-7-10
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