離散餘弦轉換硬體架構之研究

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姓名

簡椏珉(Ya-Min Chien) 查詢紙本館藏

畢業系所

通訊工程學系

論文名稱

離散餘弦轉換硬體架構之研究

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摘要(中)

離散餘弦轉換(Discrete Cosine Transformation，DCT)係將一數位影像進行運算後轉換成另一種資料格式的方法，而運算後的資料可以有利於在進一步的處理應用。在現今，二維離散餘弦轉換已經被廣泛的運用在許多影像處理的標準技術上，尤其在一些高速數位影像處理的應用上。本論文是先將原本的離散餘弦轉換公式先進一步做化簡，在套用在1999年所發表的NEDA(NEw Distributed Arithmetic Archite- cture)為基礎所實現的硬體架構。其較原始提出的論文，在不影響速度下，我們所實現的一維離散餘弦轉換硬體架構少了10個加法面積。相同道理的，當以行列法同步方式來實現二維離散餘弦轉換時，其便少了20個加法面積。而我們也嘗試以直接法來實現，其所需面積雖然較行列法大了許多，但速度上則能有所提昇。接著我們也針對要實現管線化時，後半架構所使用的壓縮樹電路個別做設計，如此可以減少所需的面積。

關鍵字(中)

★ 離散餘弦轉換

關鍵字(英)

★ discrete cosine transform

論文目次

第一章緒論………………………………………………………………….…1
第二章離散餘弦轉換(DCT)硬體電路架構…………………………………..3
2.1 DCT硬體電路架構…………………………………………………...3
2.1.1 蝴蝶結架構…………………………………………………….5
2.1.2 分散式算術(DA)架構………………………………………….7
2.1.3 行列法………………………………………………………….9
2.1.4 直接法…………………………………………………………11
2.2 NEDA架構介紹……………………………………………………...14
2.2.1 NEDA架構的數學推導………………………………………14
2.2.2 用NEDA架構實現一維離散餘弦轉換………………………17
2.3 壓縮樹(Compressor Tree)……………………………………………..25
第三章改良式的NEDA架構…………………………………………………29
3.1 NEDA架構下實現一維離散餘弦轉換的改進………………………29
3.2 NEDA架構下以直接法實現二維離散餘弦轉換及其改進…………37
3.3 效能比較………………………………………………………………61
第四章電路實現……………………………………………………………….68
4.1 後半架構討論…………………………………………………………68
4.2 硬體電路架構實現……………………………………………………79
4.2.1 一維離散餘弦轉換電路實現………………………………….79
4.2.2 二維離散餘弦轉換電路實現………………………………….83
第五章結論…………………………………………………………………….96
參考資料………………………………………………………………………….97

參考文獻

[1] Loeffer C., Ligtenberg A., Moschytz G.S., “Practical fast 1-D DCT algorithms
with 11 multiplications” IEEE International Conference, pp 988 – 991, May 1989.
[2] Masaki T., Morimoto Y., Onoye T., Shirakawa I., “VLSI implementation of inverse discrete cosine transformer and motion compensator for MPEG2 HDTV video decoding” IEEE Transactions, Circuits and Systems for Video Technology, Vol.5, pp 387 - 395, Oct 1995.
[3] Trainor D.W., Heron J.P., Woods R.F., “Implementation of the 2D DCT using a Xilinx XC6264 FPGA” IEEE Signal Processing Systems, SIPS 97 - Design and Implementation, pp 541 – 550, Nov 1997.
[4] Neogi R., “Real-time integrated video-compression architecture for broadcasting HDTV and multimedia applications,” IEEE Intl. ASIC Conf., Austin, TX, pp 79-82, 1995.
[5] Yung-Pin Lee, Thou-Ho Chen, Liang-Gee Chen, Mei-Juan Chen, Chung-Wei Ku, “A cost-effective architecture for 8×8 two-dimensional DCT/IDCT using direct method” IEEE Transactions, Circuits and Systems for Video Technology, Vol. 7, pp 459 – 467, Jun 1997
[6] Shams A., Pan W., Chidanandan A. and Bayoumi M.A., “A low power high performance distributed DCT architecture,” IEEE Computer Society ISVLSI, pp 21 – 27, 2002.
[7] Shams A., Bayoumi M.A., “A 108 Gbps, 1.5 GHz 1D-DCT architecture,” IEEE International Conference, pp 163 – 172, 2000.
[8] Shams A., Pan W., Chidanandan A. and Bayoumi M.A., “A High-Performance 1D-DCT Architecture,” IEEE International symposium on circuit and system, May, pp 521 – 524, 2000.
[9] Wendl Pan, Shams, A., Bayoumi, M.A., “NEDA: a new distributed arithmetic architecture and its application to one dimensional discrete cosine transform,” IEEE SiPS, October 1999, Taipei, Taiwan.
[10] Fayed A.A., Bayoumi, M.A., “A merged multiplier-accumulator for high speed
signal processing applications” IEEE International Conference, Acoustics,
Speech, and Signal Processing. Proceedings. (ICASSP '02). on Vol. 3, pp
III-3212 - III-3215, 2002.
[11] Prasad K., Parhi K.K., “Low-power 4-2 and 5-2 compressors” Signals Systems
and Computers. Conference Record of the Thirty-Fifth Asilomar Conference on , Vol. 1, pp 129 – 133, 2001.
[12] Peled A. and Liu B., “A New Approach to the Realization of Nonrecursive Digital Filters,” IEEE Trans. Audio and Electroacoustics, Vol. AU-21, No. 6, pp 477 – 485, December 1973.
[13] Peled A. and Liu B., “A New Hardware Realization of Digital Filters,” IEEE Trans. On A.S.S.P., Vol. ASSP-22, pp 456 – 462, December 1974.
[14] Srinivasan V. and. Liu, K.J.R “VLSI design of high-speed time-recursive 2-D DCT/IDCT processor for video applications,” IEEE Trans. Circuits Syst. Video Technol., Vol. 6, no.1, pp 87 – 96, Feb. 1996.
[15] William B., Pennebaker and Joan L. Mitchell, JPEG still image data compressor standard, Van Nostrand Reinhold, New York, 1993.
[16] 周義昌, 以FPGA實現改良式二維離散餘弦轉換, 高雄第一科技大學電腦與通訊工程系碩士論文, 2002.
[17] 盧崇義, 適用於數位相機系統中浮水印硬體架構之設計, 輔仁大學電子工程學系碩士論文, 2001.
[18] Actel HDL Coding, Style Guide.
[19] http://www.xilinx.com.
[20] Michael Vai M., PH.D, VLSI DESIGN.

指導教授

林銀議(Yin-Yi Lin)

審核日期

2003-7-6

推文