以行為模型建立鎖相迴路之非理想現象的研究

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姓名

王裕謙(Yu-Chein Wang) 查詢紙本館藏

畢業系所

電機工程學系

論文名稱

以行為模型建立鎖相迴路之非理想現象的研究
(On Behavioral Modeling for Phase-Locked Loop Circuits with Non-Ideal Effects)

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摘要(中)

在SoC(system-on-chip)的時代，隨著電路設計複雜度的增加，模擬所花費的時間也隨著增加，為了快速驗證設計者的電路，尤其是在混合電路的模擬上，許多努力都致力於將電路提高到行為層級描寫，以加快此設計流程。過去這幾年來，當設計者在發展類比電路或是混合信號電路的時候，SPICE電路模擬器一直都是最基本的設計與驗証工具，但是隨著半導體技術的不斷發展、推出市場的快速要求(time-to-market)……等等，傳統的SPICE模擬器再也無法滿足先進電路的設計需求了。此論文裡，我們提出了一套利用Verilog-A硬體描述語言建立PLL電路之行為模組的方法，並建立了一套標準的參數粹取流程，利用bottom-up(由下而上的)的驗證方式，將電路的非理想因素粹取出來，使得我們此PLL行為模組能更接近實際傳統的電晶體層級(transistor level)的模擬結果。最重要的，我們提出的這種回填參數的方法能適用於各種多變的PLL鎖相迴路電路，使它不受制於電路的架構與特性。

摘要(英)

On Behavioral Modeling for Phase-Locked Loop Circuits with Non-Ideal Effects

關鍵字(中)

★ 鎖相迴路
★ 行為模型

關鍵字(英)

★ behavioral model
★ PLL

論文目次

論文目次 i
圖目錄 i
表目錄 i
第1章序論 1
1.1 研究動機 1
1.2 論文組織 6
第2章背景知識研讀 7
2.1 鎖相迴路(PLL)的原理 7
2.1.1系統架構介紹 7
2.1.2 相位頻率偵測器(Phase Frequency Detector) 8
2.1.3 電荷充放器(Charge Pump) 10
2.1.4 低通濾波器(Low Pass Filter) 11
2.1.5 壓控震盪器(Voltage Controlled Oscillator) 12
2.1.6 除頻器(Frequency Divider) ] 13
2.2 理想Verilog-A程式語言的PLL模組介紹 14
2.2.1 序論 14
2.2.2 相位頻率偵測器(PFD) 14
2.2.3 電荷充放器與低通濾波器(CP_LPF) 17
2.2.4 壓控震盪器(VCO) 22
2.2.5 除頻器(FD) 25
2.2.6 實驗模擬結果 28
2.2.7 行為模擬結果討論 30
2.3 探討其他行為模式建立擾動(Jitter)上的做法 32
第3章非理想PLL的行為模式討論 34
3.1 序論 34
3.2 非理想擾動(Jitter)的來源 35
3.3 電路非理想因素討論與模擬結果 36
3.3.1 實驗種類的建立 36
3.3.2 相位頻率偵測器的非理想因素 38
3.3.3 電荷充放器與低通濾波器(CP_LPF)的非理想因素 40
3.3.4 　總體參數粹取流程說明 42
第4章模擬結果與分析 44
4.1 實驗一 44
4.1.1 Verilog-A的模擬結果 44
4.1.2 Hspice的模擬結果 45
4.1.3 模擬結果比較 45
4.2 實驗二 47
4.2.1 Verilog-A的模擬結果 47
4.2.2 Hspice的模擬結果 47
4.2.3 模擬結果比較 48
4.3 Cadence內建PLL模組之模擬結果比較及討論 49
第5章結論與未來工作 52
參考文獻 54

參考文獻

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指導教授

劉建男(Chien-Nan Liu)

審核日期

2004-7-12

推文