內嵌式數位信號核心產生器及其矽智財與通訊系統應用

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黃柏翔(Bo-Shiang Huang) 查詢紙本館藏

畢業系所

電機工程學系

論文名稱

內嵌式數位信號核心產生器及其矽智財與通訊系統應用
(Embedded DSP Processor Module Generatorand Its IP and Communication System Applications)

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摘要(中)

在此篇論文中，將歷屆學長姊所做的數位信號處理器，依照工研院所提出的矽智財規範，將之矽智財化，提升可重複利用性。在修改的過程中，發覺blocking及non-blocking的使用限制對設計的影響層面最大，也是最不容易修改的。所以在整個設計流程中，開發者若能越早依循矽智財規範來做設計，將來所需額外付出的修正代價就越小。
為了能使多顆處理器在資料的溝通上能更加流暢，不會被輸出入介面限制住，在本篇論文中也提出一個河流式輸出入介面，利用記憶體連線以及累加暫存器連線兩種模式，加速資料的傳遞。
最後利用模組產生器，產生出三顆處理器，彼此之間以河流式輸出入介面相連接，將之應用於正交分頻多工系統中的載波相位追蹤機制，其操作速度分別為60MHz、30MHz及30MHz。

摘要(英)

In this thesis, we modify our group’’s DSP verilog code for intellectual property and reuse methodology. In order to follow IP qualification guidelines, we rewrite our code and find the rule about blocking and non-blocking is hard to fit. So we should follow SIP guidelines in early stage.
Because our original I/O waste many clock cycles in data communication among several DSPs, we develop stream based I/O for multi-DSP system.Data can be transferred between several DSP smoothly and area overhead is only 6%.
Finally we integrate IP consideration and stream based I/O to DSP generator. Then we use it to generate three DSP for carrier frequency tracking system. The maximum operation frequency of three DSPs are 60MHz, 30MHz, 30MHz.

關鍵字(中)

★ 河流式輸出入介面
★ 矽智財
★ 數位信號處理器

關鍵字(英)

★ DSP
★ Stream based I/O
★ IP

論文目次

第1章序論 1
1.1 內嵌式數位信號處理器現況與回顧 1
1.2 研究動機目標及其應用 3
1.3 論文架構 4
第2章 NCU_DSP架構 5
2.1 概觀 5
2.2 程式位址產生單元 6
2.2.1 條件式跳躍 7
2.2.2 硬體多層次迴圈 7
2.2.3 硬體迴圈緩衝區 9
2.3 資料位址產生單元 11
2.4 計算單元 12
2.4.1 乘加器 12
2.4.2 算術邏輯單元 14
第3章矽智財與數位信號處理器 16
3.1 矽智財的設計考量 16
3.1.1 命名慣例(Naming convention) 16
3.1.2 注解(Comments) 17
3.1.3 寫作風格(Coding style) 17
3.1.4 合成(Synthesis) 19
3.1.5 模擬(Simulation) 20
3.2 矽智財的驗證考量 21
3.2.1 輔助驗證的模型 21
3.2.3 指令集功能驗證 22
3.2.4 標準單元設計驗證 23
3.2.5 FPGA驗證 25
3.3 矽智財的整合考量 25
3.3.1 系統時脈架構 25
3.3.2 輸出入介面時序 27
3.4 矽智財的測試考量 27
3.4.1 插入連結掃描鏈(scan chain) 27
3.4.2 晶片測試考量 28
3.5 結論 28
第4章河流式輸出入介面 30
4.1 概觀 30
4.2 解決方案 31
4.2.1 累加暫存器連線 32
4.2.2 記憶體連線 33
4.3 無線網路應用實例 35
第5章模組產生器 45
5.1 概觀 45
5.1.1 模組產生器中的參數 45
5.1.2 模組產生器中的特殊功能區塊 47
5.2 模組架構 49
5.3 應用實例 53
第6章結論 56
參考文獻 57
附錄A硬體描述語言(Verilog)寫作風格規範 59

參考文獻

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指導教授

周世傑(Shyh-Jye Jou)

審核日期

2004-7-12

推文