博碩士論文 92521031 詳細資訊




以作者查詢圖書館館藏 以作者查詢臺灣博碩士 以作者查詢全國書目 勘誤回報 、線上人數:6 、訪客IP:52.204.98.217
姓名 余美儷(Mei-Li Yu)  查詢紙本館藏   畢業系所 電機工程學系
論文名稱 低能量時脈儲存元件之分析、設計與量測
(Analysis, Design and Measurement of Low-Energy Clocked Storage Elements)
相關論文
★ 一種應用於觸控液晶顯示器的新型嵌入式開關★ 低雜訊輸出緩衝器設計及USB2實體層的傳收器製作
★ 低雜訊輸出緩衝器設計及USB2實體層的時脈回復器製作★ 應用於通訊系統的內嵌式數位訊號處理器架構
★ 應用於數位儲存示波器之100MHz CMOS 寬頻放大器電路設計★ 具有QAM/VSB模式的載波及時序回復之數位積體電路設計
★ 應用於通訊系統中數位信號處理器之模組設計★ 應用於藍芽系統之CMOS射頻前端電路設計
★ 具有QAM/VSB 模式之多重組態可適應性等化器的設計與實現★ 適用於高速通訊系統之可規劃多模式里德所羅門編解碼模組
★ 應用於橢圓曲線密碼系統之低複雜性有限場乘法器設計★ 適用於通訊系統之內嵌式數位訊號處理器
★ 雷射二極體驅動電路★ 適用於通訊系統的內嵌式數位信號模組設計
★ 適用在通訊應用之可參數化內嵌式數位信號處理器核心★ 一個高速╱低複雜度旋轉方法的統一設計架構:角度量化的觀點
檔案 [Endnote RIS 格式]    [Bibtex 格式]    [相關文章]   [文章引用]   [完整記錄]   [館藏目錄]   [檢視]  [下載]
  1. 本電子論文使用權限為同意立即開放。
  2. 已達開放權限電子全文僅授權使用者為學術研究之目的,進行個人非營利性質之檢索、閱讀、列印。
  3. 請遵守中華民國著作權法之相關規定,切勿任意重製、散佈、改作、轉貼、播送,以免觸法。

摘要(中) 由於可攜式電子產品的需求量增加以及其要求的效能提升,因此設計低功率消耗已成為積體電路設計重要理念。隨製程由微米進入奈米時代,觀察其漏電流對功率消耗之影響趨勢。利用結合準位轉換器與雙緣觸發正反器和應用雙臨界電壓元件之技巧,我們提出一個新的低功率正反器以及控制漏電流之設計。本論文中,我們提出一個新型且超低功率正反器,其功率消耗與其他的正反器相比至少降低了27%。並將其應用在管線式系統中,得以有效降低功率消耗。低功率正反器之模擬與量測結果是使用台積電0.13 微米1P8M CMOS 製程完成,最後我們以量測時序及模擬電流之結果為依據,證明我們提出的電路為低功率、高可靠
度之設計。
針對未來高速度、低面積、低功率、低雜訊之電路性能要求,我們實現晶片內可量測時脈儲存元件之精確延遲時間特性、功率消耗以及製造與估計內部電壓源抖動量值之電路設計。此架構具有4.3ps 的時間特性解析度及控制0.05V 之電壓源抖動雜訊,將此量測電路實現於聯電0.13 微米1P8M CMOS 製程,藉此證明我們提出的方法,能夠量測晶片內時脈儲存元件精準之時間特性、實際功率消耗以及估計電壓源抖動雜訊量值。
關鍵字(中) ★ 漏電流控制
★ 低功率雙緣觸發正反器
★ 量測電路
關鍵字(英) ★ leakage control
★ low power double edge triggered DFF
★ test circuit
論文目次 第1 章 簡 介.............................................................. 1
1.1 實現低功率正反器之動機與目的...........................................1
1.2 低功率電路設計技巧.....................................................2
1.2.1 結合準位轉換器與正反器之技巧.........................................3
1.2.2 雙電壓源及雙臨界電壓元件之設計.......................................4
1.2.3 雙緣觸發正反器應用於管道式系統.......................................5
1.3 量測電路之概念與簡介...................................................6
1.4 章節概要介紹...........................................................6
第2 章 低功率線路階層之分析與設計......................................... 8
2.1 CMOS 之電路功率消耗....................................................8
2.1.1 電晶體基板之漏電流..................................................10
2.1.2 逆向二極體漏電流....................................................11
2.1.3 電晶體之閘極漏電流..................................................12
2.2 降低正反器功率之技巧..................................................19
2.2.1 電源壓之改變........................................................19
2.2.2 低擺幅電路設計技巧..................................................22
2.3 降低時脈訊號擺幅之正反器設計技巧......................................23
2.3.1 半擺幅之時脈訊號設計................................................24
2.3.2 降一個臨界電壓之時脈訊號設計........................................25
第3 章 雙臨界電壓之雙緣觸發與資料/時脈準位轉換之正反器應用............... 27
3.1 正反器之時序運作......................................................27
3.1.1 脈衝觸發正反器......................................................27
3.1.2 主奴式正反器........................................................29
3.2 正反器之時序及延遲時間................................................30
3.2.1 設定/保持/傳遞延遲時間..............................................30
3.3 正反器模擬考量........................................................33
3.3.1 輸入緩衝器..........................................................33
3.3.2 輸出負載............................................................34
3.4 應用雙臨界電壓之設計..................................................35
3.5 雙緣觸發正反器........................................................39
3.5.1 單一相位之資料及時脈訊號雙緣觸發架構................................39
3.5.1.1 單一相位雙緣觸發時脈訊號架構......................................39
3.5.1.2 輸出分開之單一相位時脈訊號架構....................................41
3.5.2 單一相位資料及正反相位時脈訊號之雙緣觸發架構........................42
3.5.2.1 正反相位時脈訊號之雙緣觸發正反器..................................42
3.5.2.2 動態C²MOS 架構....................................................43
3.5.3 正反相位資料及時脈訊號之雙緣觸發正反器..............................44
3.5.3.1 差動輸入訊號架構..................................................45
3.5.3.2 提出改善功率消耗之電路架構........................................46
3.5.4 低擺幅時脈訊號之雙緣觸發正反器......................................46
3.5.4.1 低擺幅時脈訊號之雙緣觸發正反器....................................47
3.5.4.2 互斥或閘組成之雙緣觸發正反器......................................49
3.5.5 低擺幅時脈與資料之雙緣觸發正反器....................................50
3.5.5.1 應用雙電壓源與雙臨界電壓元件之雙緣觸發正反器......................50
3.5.5.2 我們提出降低功率之電路............................................52
3.6 設計驗證電路架構之考量................................................54
3.7 電路之模擬及分析......................................................56
3.7.1 第一種雙緣觸發正反器................................................57
3.7.2 第二種雙緣觸發正反器................................................58
3.7.3 第三種雙緣觸發正反器................................................59
3.7.4 第四種負緣觸發正反器................................................60
3.8 設計佈局驗證電路之模擬結果............................................62
3.8.1 加入打線考量之模擬結果..............................................63
3.8.2 整體電路佈局與預計結果..............................................64
3.9 量測結果之分析........................................................66
第4 章 時脈儲存元件特性之量測電路........................................ 73
4.1 簡述量測元件特性電路之未來應用........................................73
4.2 介紹具有高解析之時序分析電路架構......................................74
4.2.1 延遲元件之電路設計..................................................76
4.2.2 延遲時序之基準訊號產生器............................................79
4.2.3 延遲路徑之設計......................................................83
4.3 電路內部可量測和製造電壓源抖動雜訊之設計..............................84
4.4 可量測實際電路功率消耗之設計..........................................94
4.5 實現可量測元件特性電路之結果分析......................................96
第5 章 結 論............................................................ 102
參考資料................................................103
參考文獻 [1] www.Intel.com/design/ASICs, January 2002.
[2] K. Usami and M. Igarashi, “Low-power Design Methodology and Applications utilizing Dual Supply Voltages,” Proc. of Asia and South Pacific Design Automation Conference, pp. 123-128, Jan. 2000.
[3] F. Fallah, M. Pedram, ”Standby and Active Leakage Current Control and Minimization in CMOS VLSI Circuits,” IEICE Trans. on Electronics, Special Section on Low-Power LSI and Low-Power IP, vol.E88–C, pp. 509-519, Apr. 2005.
[4] W. K. Henson, N. Yang, S. Kubicek, E. M. Vogel, J. J. Wortman, K. D. Meyer and A. Naem, “Analysis of leakage currents and impact on off-state power consumption for CMOS technology in the 100-nm regime,” IEEE Trans. on Electron Devices, vol. 47, pp. 1393 – 1400, Jul. 2000.
[5] T. Kuroda, “Optimization and Control of VDD and VTH for Low-Power, High-Speed CMOS Design,” IEEE/ACM International Conference on Computer Aided Design, pp. 2-34, Nov. 2002.
[6] K. Usami, M. Igarashi, T. Ishikawa, M. Kanazawa, M. Takahashi, M. Hamada, H. Arakida, T. Terazawa and T. Kuroda, “Design Methodology of Ultra Low-power MPEG4 Codec Core Exploiting Voltage Scaling Techniques,” Design Automation Conference, pp. 483-488, Jun. 1998.
[7] Y. S. Kwon, I. C. Park, and C. M. Kyung, “A new single clock flip-flop for half-swing clocking,” IEICE Trans. on Fundamentals, vol. E82-A, pp. 2521–2526, Nov. 1999.
[8] M. Tokumasu, H. Fujii, M. Ohta, T. Fuse, and A. Kameyama, “A New Reduced Clock-Swing Flip-Flop: NAND-type Keeper Flip-Flop (NDKFF),” IEEE Custom Integrated Circuits Conference, pp. 129-132, 2002.
[9] H. Kawaguchi and T. Sakurai, “A Reduced Clock-Swing Flip-Flop (RCSFF) for 63% Power Reduction,” IEEE Journal of Solid-State Circuits, vol. 33, pp. 807-811, May, 1998.
[10] N. Nedovic, Willam W. Walker and V. G. Oklobdzija, “A Test Circuit for Measurement of Clocked Storage Element Characteristics,” IEEE Journal of Solid-State Circuits, vol. 39, pp. 1294-1304, Aug. 2004.
[11] S. Mutoh, T. Douseki, Y. Matsuya, T. Aoki, S. Shigematsu, and J. Yamada, “I-V Power Supply High-Speed Digital Circuit Technology with Multi Threshold-Voltage CMOS,” IEEE Journal of Solid-State Circuits, vol. 30, pp. 847-854, Aug. 1995.
[12] H. Kawaguchi, K. Nose, and T. Sakurai, “A Super Cut-off CMOS(SCCMOS) Scheme for 0.5V Supply Voltage with pico-Ampere Stand-by Current,” IEEE Journal Soild-State Circuits, vol. 35, pp. 1498-1501, Oct. 2000.
[13] K. S. Min, H. Kawaguchi, and T. Sakurai, “Zigzag Super Cut-off CMOS (ZSCCMOS) Block Activation with Self-Adaptive Voltage Level Controller: An Alternative to Clock-gating Scheme in Leakage Dominant era,” IEEE International Solid-State Circuits Conference, Tech. Papers, pp. 400-502, 2003
[14] S. M. Mishra, S. S. Rofail and K. S. Yeo, “Design of high performance double edge-triggered flip-flops,” IEE Proc. Circuits Devices System, vol. 147, pp. 283-290, Oct. 2000.
[15] A. Gago, R. Escafio, and J. A. Hidalgo, “Reduced implementation of D-type DET flip-flops,” IEEE Journal Solid-State Circuits, vol. 28, pp. 400-402, Mar. 1993.
[16] S.T. Oskulii, A Alvandpour, “Comparative study on low power, high performance standard cell flip flops,” SPIE International Symposium on Microelectronics, MEMS, Perth, Australia, pp. 390-398, Dec. 2003.
[17] W. Chung, T. Lo, and M. Sachdev, “A Comparative Analysis of Low-Power Low-Voltage Dual-Edge-Triggered Flip-Flops,” IEEE Trans. on Very Large Scale Integration (VLSI) Systems, vol. 10, pp. 913-918, Dec. 2002.
[18] C. Kim and S. M. Kang, "A Low-Swing Clock Double-Edge Triggered Flip-Flop,” IEEE Journal of Solid-State Circuits, vol. 37, pp. 648-652, May 2002.
[19] Y. Y. Sung and R. C. Change, “A Novel CMOS Double-Edge Triggered Flip-Flop for Low Power Applications,” International Symposium Circuits and Systems, vol. 2, May 2004.
[20] P. Zhao, G. P. Kumar and M. Bayoumi, “Contention Reduced / Conditional Discharge Flip-Flops for Level Conversion in CVS Systems,” International Symposium Circuits and Systems, vol. 2, May 2004.
[21] S. Lin, M. Nagata, K. Shimazaki, K. Satoh, M. Sumita, H. Tsujikawa, A. T. Yang, “Full-chip Vectorless Dynamic Power Integrity Analysis and Verification Against 100uV/100ps-Resolution Measurement,” Custom Integrated Circuits Conference, pp. 509-512, Oct. 2004.
指導教授 鄭國興、周世傑
(kuo-Hsing Cheng、Shyh-Jye Jou)
審核日期 2006-1-18
推文 facebook   plurk   twitter   funp   google   live   udn   HD   myshare   reddit   netvibes   friend   youpush   delicious   baidu   
網路書籤 Google bookmarks   del.icio.us   hemidemi   myshare   

若有論文相關問題,請聯絡國立中央大學圖書館推廣服務組 TEL:(03)422-7151轉57407,或E-mail聯絡  - 隱私權政策聲明