一個USB2.0電路傳輸品質統計分析器

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姓名

秦嘉宏(Chia-Hurn Chin) 查詢紙本館藏

畢業系所

電機工程學系

論文名稱

一個USB2.0電路傳輸品質統計分析器
(A Statistical Analyzer for USB 2.0 Transmission Quality)

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摘要(中)

本篇論文主要是在探討時序抖動與信號偏移對於高速序列傳輸電路傳輸品質的影響。
論文中使用統計分析的方法架構出一個以USB 2.0規格為基礎的電路模型，以此來探討時序抖動與信號偏移對USB2.0電路信號傳輸品質的影響。並且更深入的探討時間誤差組成比例的不同所造成的影響。
除此之外，本論文也同時使用位元錯誤率測試(BERT)的方式，來驗證TQ函數的可行性。

摘要(英)

This thesis discusses what effect resulted by jitter and skew in transmission quality of high speed serial circuit. In this thesis, we use statistical method to build a circuit model based on USB 2.0 circuit. Use this to discuss jitter and skew what will result in transmission quality of USB 2.0 circuit. Advanced discuss different components of time error will cause what effect.
Aside from this, this thesis also uses Bit Error Rate Test method to verify the viability of TQ function.

關鍵字(中)

★ 統計分析
★ 偏移
★ 傳輸品質
★ 抖動
★ 序列傳輸電路

關鍵字(英)

★ Analyzer
★ Statistical
★ Transmission Quality
★ USB
★ skew
★ jitter

論文目次

論文內容
摘要 I
Abstract II
第一章簡介 1
第二章統計相關定理與常態分布 4
2-1 基本名詞介紹 4
2-1-1 平均值(mean) 4
2-1-2 變異數(variance) 4
2-1-3 標準差(standard deviation) 5
2-1-4 標準化 5
2-2 常態分布（Normal Distribution） 6
2-2-1 常態分布之機率密度函數 6
2-2-2 標準常態隨機變數與其機率密度函數 8
2-2-3 常態分布間的運算 9
第三章時序抖動介紹 10
3-1時序抖動的定義 10
3-2時序抖動的種類 11
3-2-1 Cycle-Cycle Jitter 12
3-2-2 Period Jitter 13
3-2-3 Long-Term Jitter 14
3-2-4 DJ與RJ的影響 15
3-3 信號偏移 17
第四章相關理論文獻應用討論 18
4-1 USB系統簡介 18
4-1-1 時序的要求 18
4-1-2 傳輸線的要求 20
4-1-3 USB實體架構 21
4-1-4 傳輸信號編碼方式 22
4-2 信號測試方法 25
4-3 時脈及資料回復電路(CDR)討論 30
4-3-1 PLL-Base type CDR 30
4-4 位元錯誤率(Bit Error Rate) 31
第五章信號測試模型與分析 33
5-1 模型架構 33
5-2 傳輸信號的worst case 37
5-3 信號的參數定義和表示式 38
5-4 傳輸信號的條件限制和分析 39
5-5 最佳讀取點定義與推導 41
5-6 傳輸品質函數（TQ） 43
第六章模擬結果與討論 46
6-1 實驗設定與流程 46
6-1-1 實驗設定 46
6-1-2 模擬流程 49
6-2 傳輸品質函數模擬 50
6-2-1 TQ Simulation with CDR Jitter 50
6-2-2 TQ Simulation with Optimum Shift 51
6-2-3 TQ Simulation with Different Ratio of RJ 53
6-3 位元錯誤率模擬 54
6-3-1 BER Simulation with Jitter Variation 54
6-3-2 Maximum Passable Shife 56
6-3-3 BER Simulation with Skew Variation 57
6-4 Advanced TQ Simulation 59
6-4-1 Jitter Effect at TP1 & TP4 59
6-4-2 Transmission Line Effect 61
第七章結論 63
參考文獻 64

參考文獻

參考文獻
[1]呂坤庭, “Transmission Quality Analysis for High Performance Serial Bus”, 中華大學電機工程學系碩士班 July 2000.
[2]伍玉光, “Using PLI to Build Up a System Verification Environment for IEEE 1394 Development”, 中華大學電機工程學系碩士班 July 2001.
[3]Yonghui tang and R.L. Geiger, “Phase detector for PLL-based high-speed data recovery, “Electronics Letters 7th November 2002 Vol.38 No.23, p1417-p1419.
[4]Xavier Maillard, Frédéric Devisch, and Maarten Kuijk, Member, IEEE, “A 900-Mb/s CMOS Data Recovery DLL Using Half-Frequency Clock”, 0018-9200/02 2002 IEEE, p711-p715.
[5]陳乃塘, “差動傳送的基礎知識” , 新電子科技雜誌, June 2004, p56-p60.
[6]張素梅, “統計學（上）（下）”, 三民書局 1997.
[7]“Jitter in PLL-Based Systems: Causes, Effect, and Solution”, Cypress Semiconductor Corp, May 1995.
[8]黃俊郎, 陳邦釗, 林耕平,黎孔平,“高速序列式收發器抖動量測的挑戰與未來發展”, 新電子科技雜誌, March 2004, p184-p190.
[9]M.-J.Edward Lee, Willia J. Dally , Ramin Farjad-Rad, Hiok-Tiaq Ng, Ranesh Senthinathan, John Edmondson, and John Poulton,”CMOS High-Speed I/O Present and Future”, International Conference on Computer Design,2003 IEEE.
[10]“Universal Serial Bus Specification Revision 2.0”, USB Implementers Forum, Inc.
[11]Mike P. Li, Jan B. Wilstrup, ”On the Accuracy of Jitter Separation from Bit Error Rate Function”, International Test Conference 2002 (ITC'02) p.710.

指導教授

陳竹一(Jwu-E Chen)

審核日期

2006-7-17

推文