博碩士論文 945203002 詳細資訊




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姓名 王品鈞(Ping-chun Wang)  查詢紙本館藏   畢業系所 通訊工程學系
論文名稱 適用於OFDM系統之可變長度快速傅立葉轉換處理器設計與實現
(Design and Implementation of Variable-Length Fast Fourier Transform Processor in OFDM Systems)
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摘要(中) 快速傅立葉轉換(FFT)處理器被廣泛使用於正交分頻多工(OFDM)系統,且在不同應用的正交分頻多工系統中,快速傅立葉轉換處理的點數也不同。本論文中,將設計與實現一個可變長度的快速傅立葉轉換處理器,能適用於不同規格的正交分頻多工系統,譬如ADSL、DAB、DVB-T/H等。此可變長度之快速傅立葉轉換處理器以Radix-22演算法為基礎且使用單一路徑延遲回授(SDF)之管線架構實現。另外,雙轉子因子(Twiddle factor)的乘法以座標軸數位旋轉計算器(CORDIC) 並結合設計新的雙轉子因子產生方式,取代複數乘法器。架構中所需用到之記憶體以FPGA內部記憶體(Block Memory)來實現,達成節省硬體資源之目的。另外,針對OFDM系統如DVB-T,對FFT做定點數模擬分析性能,以降低硬體複雜度。最後透過Xilinx Virtex-II Pro XC2vP30-FF1152 FPGA來實現可變長度快速傅立葉轉換處理器電路,已驗證本論文所提之快速傅立葉轉換處理器架構
摘要(英) Fast Fourier transform (FFT) processor has been widely used in OFDM system and the sizes of FFT operations is varied in different applications of OFDM system. In this thesis, we design and implement a variable-length FFT processor architecture suitable for different specifications of OFDM applications, such as asymmetric digital subscriber loop (ADSL), digital audio broadcasting (DAB) and digital video broadcasting-terrestrial/handheld (DVB-T/H), etc. The variable-length FFT processor base on a radix-22 algorithm and Single-Path Delay Feedback (SDF) of pipeline-based architecture. In addition, The twiddle factor multiplications use Coordinate Rotation Digital Computer (CORDIC) in place of complex multiplexer and design new twiddle factor generation method. It needs a lot of memory in the architecture, so we implement it by Block Memory in FPGA to achieve the goal that saving hardware resources. Finally, we implement a variable-length FFT processor with Xilinx Virtex-II Pro XC2vP30-FF1152 FPGA to verify the architecture that we proposed
關鍵字(中) ★ 快速傅立葉轉換
★ 座標軸數位旋轉計算器
關鍵字(英) ★ Fast Fourier Transform
★ OFDM
★ CORDIC
論文目次 中文摘要 i
英文摘要 ii
致 謝 iii
目 錄 iv
圖 目 錄 vi
表 目 錄 viii
第一章 緒論 1
1-1 研究動機 1
1-2 正交分頻多工(OFDM)簡介 2
1-2-1 OFDM連續時間模型 2
1-2-2 OFDM離散時間模型 4
1-3 DVB-T系統規格與參數 5
第二章 快速傅立葉演算法 6
2-1 簡介 6
2-2 雙轉子因子(Twiddle Factor) 7
2-3 離散傅立葉轉換與快速傅立葉轉換 9
2-4 Radix-2 DIF演算法 10
2-5 Radix-4 DIF演算法 13
2-6 Radix-22演算法 16
2-7 Radix-2/4演算法 18
2-8 Radix-2/8演算法 19
2-9 Radix-2/4/8演算法 21
2-10 結論 21
第三章 FFT硬體架構 23
3-1 簡介 23
3-2 Pipeline-based 快速傅立葉轉換之架構 23
3-3 單一路徑延遲回授(SDF)架構 24
3-3-1 單一路徑延遲回授(SDF)架構簡介 24
3-3-2 Radix-2 SDF架構 25
3-3-3 Radix-4 SDF架構 25
3-3-4 Radix-22 SDF架構[2] 26
3-4 多路徑延遲連接(MDC)架構 26
3-4-1 多路徑延遲連接(MDC)架構 26
3-4-2 Radix-2 MDC架構 26
3-4-3 Radix-4 MDC架構 27
3-4-4 Radix-22 MDC架構 27
3-5 Pipeline 架構之比較 27
第四章 可變長度快速傅立葉硬體架構 30
4-1 簡介 30
4-2 硬體架構設計 31
4-2-1 座標軸數位旋轉計算器(CORDIC) 33
4-2-2 處理元件 (PE) 40
4-2-3 處理元件控制邏輯單元 (PE CLU) 41
4-2-4 雙轉子因子產生單元 (Twiddle factor Generator) 46
4-2-5 區塊記憶體 (Block memory) 與位址產生器(AG) 48
4-3 定點數模擬(Fixed-point simulation) 50
第五章 硬體實現 54
5-1 設計流程 54
5-2 核心元件與埠腳定義 55
5-2-1 快速傅立葉轉換器元件時序圖 56
5-3 驗證平台與實錄結果 58
第六章 結論 63
參考文獻 64
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指導教授 陳逸民(Yih-Min Chen) 審核日期 2007-7-5
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