使用標準元件庫在閘級層估測電壓源之電流波形及其動態電源壓降

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姓名

賴國勝(Kuo-sheng Lai) 查詢紙本館藏

畢業系所

電機工程學系在職專班

論文名稱

使用標準元件庫在閘級層估測電壓源之電流波形及其動態電源壓降
(Gate-Level Supply Current Waveform Estimation for Dynamic IR-Drop Analysis with Standard Library Information)

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摘要(中)

在傳統設計流程中，電源電壓降(IR-drop)效應往往需要等到電晶體(Transistor)層級才用SPICE或電源網絡分析工具分析出來。因此，在邏輯閘層級或者電晶體層級實現高階電源電壓降分析，可以協助用者早期修正相關問題。本實驗室先前已經發展一個邏輯閘層級的EDA工具，在只使用現有的標準元件庫(standard cell library)下，就可以估測到理想的電流波形。在本篇論文中，我們依照實驗室先前提出的方法，在不需要做額外的元件特性描述萃取的情況下，提出了估測動態電源電壓降的方法。由於只要在邏輯閘層級就可以獲得我們所需要的輸入資料，因此可以很容易的結合在現今的設計流程之中。在我們的實驗結果之中，電源電壓降的估測誤差可控制在10%附近，是個又快速又精準的方法。

摘要(英)

In the traditional design flow, the IR-drop effects are often analyzed at transistor level by SPICE simulation or rail-analysis tool. If designers hope to fix IR-drop problems at early design stage, high-level supply current model is the key to analyze the IR-drop value. A supply current waveform estimation method using existed standard cell library is proposed in the previous work of our laboratory. Based on that work, this thesis proposes a dynamic IR-drop estimation method without additional characterization efforts for each standard cell. This approach can be easily embedded into current EDA design flow because all the required input data are available at gate-level. As shown in the experimental results, the estimation errors of IR-drop values are around 10%. They have demonstrated that this is indeed a fast and accurate approach for high–level IR-drop estimation.

關鍵字(中)

★ 電流估測
★ 標準元件庫
★ 閘級層

關鍵字(英)

★ Liberty format
★ Current Waveform Estimation
★ Gate-Level

論文目次

一、緒論 1
1-1 研究動機 1
1-2 傳統設計流程 2
1-3 問題描述 3
1-4 論文組織 4
二、相關背景與知識 5
2-1 電源電壓降的研究 5
2-2 常用的資料庫格式 5
2-3 現有模擬工具 6
2-4 現有的電流模型 7
2-5 使用標準元件庫的邏輯閘層級電流模型 9
2-6 各參數的定義 11
三、電源電壓降之估測方法 12
3-1 簡介 12
3-2 簡單邏輯閘(simple logic cell) 13
3-2-1 輸出上升階段 13
3-2-2 輸出下降階段 16
3-3 複雜邏輯閘(composite logic cell) 17
3-3-1 輸出上升階段 18
3-3-2 輸出下降階段 21
3-4 正反器(flip-flop) 23
3-4-1 只有CK轉換時 24
3-4-2 只有D轉換時 26
3-4-3 輸出Q在CK上升時 28
3-5 變動轉換記錄檔修改 34
四、電源電壓降估測自動化流程 36
4-1 資料架構 36
4-1-1 標準元件資料庫分析 36
4-1-2 邏輯閘接腳分析 37
4-1-3 節點轉換時間分析 38
4-2 執行的流程 39
五、實驗結果 40
5-1 實驗平台 40
5-2 實驗條件 40
5-3 實驗數據 43
5-4 實驗討論 47
六、結論 49
參考文獻.............................................. 50

參考文獻

[1] Y. Eo, W. Eisenstadt, J. Y. Jeong, and O.-K. Kwon, “New simultaneous switching noise analysis and modeling for high-speed and high-density cmos ic package design,” IEEE Trans. Advanced Packaging, vol. 23, no. 2, pp. 303–312, May. 2000.
[2] A. Boliolo, L. Benini, G. de Micheli, and B. Ricco, “Gate-level power and current simulation of cmos integrated circuits,” IEEE Trans. Vary Large Scale Integr. Syst., vol. 5, no. 4, pp. 473–488, Dec. 1997.
[3] G. Blakiewicz and M. Chrzanowska-Jeske, “Estimation of supply current spectrum for early noise evaluation,” IEEE Intl. Symp. Circuit and System, pp. 111–111, Mar, 2006.
[4] H. Kriplani, F. Najm, and I. Hajj, “Improved delay and current models for estimating maximum currents in cmos vlsi circuits,” IEEE Intl. Symp. Circuit and System, Jun. 1994.
[5] J.-H. Wang, J.-T. Fan, and W.-S. Feng, “An accurate time-domain current waveform simulator for vlsi circuits,” IEEE Intl. Symp. Circuit and System, pp. 562–566, Mar. 1994.
[6] K. Shimazaki, H. Tsujikawa, S. Kojima, and S. Hirano, “Lemings: Lsi’s emi-noise analysis with gate level simulator,” IEEE Intl. Symp. Quality Electronic Design, pp. 129–136, March 2000.
[7] Library Compiler User Guide: Modeling timing and power technology libraries, Synopsys, Mar. 2003.
[8] Open Source ECSM Format Specification Version 1.1, Cadence, Dec. 2004.
[9] Open Source CCS Timing Library characterization Guidelines version 3.2, Synopsys, Dec. 2006.
[10] M.-S. Lee, C.-H. Lin, C.-N. Liu, and S.-C. Lin, "Quick supply current waveform estimation at gate level using existed cell library information", ACM/IEEE Great Lakes Symposium on VLSI , pp. 135-138, May. 2008.
[11] Y.-F. Chiu, "PrimePower overview", ITRI/STC.

指導教授

劉建男(Chien-nan Liu)

審核日期

2009-7-19

推文