博碩士論文 965201052 詳細資訊




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姓名 林政智(Cheng-Chih Lin)  查詢紙本館藏   畢業系所 電機工程學系
論文名稱 矽奈米線電晶體之電性分析與載子傳輸特性之探討
(Electrical Analysis and Carrier Transport Characterization of Silicon Nanowire Transistors)
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摘要(中) 近年來,由於元件通道的微縮,導致載子能行經的空間不斷的被微縮,倘若此空間持續被微縮至奈米等級的話,其在載子傳輸的過程當中,傳輸機制將會受到量子效應所影響,因而造成在低溫的環境下,該元件電流往往都會出現震盪或者平台現象,此現象已經不能再用一般古典的理論來解釋了,因此在介觀物理下之量子效應如量子侷限效應、量子干涉效應、庫倫阻斷效應以及intersubband scattering 等將備受重視。因此本論文在一開始主要會針對三維結構之代表性元件傳統金氧半場效電晶體,以及零維結構之代表性元件單電子電晶體,將其載子傳輸行為做一簡略的介紹,之再以量測本實驗室所研發的矽奈米線電晶體所得到之電性結果,進一步探討載子行經在一維結構時的傳輸機制。另外將探討不同的條件下如通道寬度 、閘長度、位能障高度、汲極端所施加的偏壓以及照光與不照光等,觀察該因素對矽奈米線電晶體電流的影響。藉此可將眾多的量子效應一一釐清,找出影響元件電性的主要機制。並且再針對該機制做初步的定量分析,加以驗證該機制為元件主要載子傳輸機制。
摘要(英) In the past decades, the device dimensions have being aggressively scaled into the nanometer regime, in which strong quantum mechanics effects emerge to affect carrier transport. Consequently, the classical drift-diffusion models are not enough to explain well the mesoscopic carrier transport without taking the quantum interference, Coulomb blockade and/or intersubband scattering effects into account. In this thesis, we try to investigate or clarify possible carrier transport mechanisms in a Si nanowire metal-oxide-semiconductor field effect transistors (MOSFETs) by means of modulating the channel dimensions, substrate dopants, and light irradiations.
關鍵字(中) ★ 矽奈米線電晶體 關鍵字(英) ★ Silicon Nanowire Transistors
論文目次 目錄
第一章 緒論 1
1-1 前言與研究動機 1
1-2 金氧半場效電晶體之載子傳輸機制 5
1-3 單電子電晶體之載子傳輸機制 8
1-4 奈米線電晶體之簡述 15
第二章 矽奈米線電晶體製作流程與載子可能之傳輸機制 26
2-1 前言 26
2-2 元件製作流程 26
2-3 矽奈米線電晶體能帶示意圖之繪製 30
2-4 可能的載子傳輸機制 31
第三章 變溫電性量測與載子傳輸機制分析 51
3-1 前言 51
3-2 Id-Vg特性曲線分析 51
第四章 矽奈米線電子能結構之探討 86
4-1 前言 86
4-2 電性量測分析 86
4-3 三維 Id、Gd與Vd、Vg之關係與Gd的輪廓線圖 91
第五章 結論與未來展望 102
參考文獻 103
表目錄
表3-1 為矽之相位相干長度分別為40 nm、200 nm、400 nm 分別在不同溫度下所對應之長度[17]。 82
表3-2 (a)為元件B在溫度為77 K、100 K 的情況下,汲極偏壓為 5 mV、10 mV、15 mV 之 Id-Vg 特性曲線中的每個peak與peak之間的 。(b)為元件C在溫度為77 K、100 K 的情況下,汲極偏壓為 5 mV、 10 mV、15 mV 之 Gm -Vg 特性曲線中的每個傳導最大值之間的 83
表3-3 (a)為利用量測元件B所得到之電流值,藉由量子干涉之關係式所預估來之物理參數。(b)為利用量測元件C在溫度為 100K 時所得到之電流值,藉由量子干涉之關係式所預估來之物理參數。(C)為利用量測元件C在溫度為 77K時所得到之電流值,藉由量子干涉之關係式所預估來之物理參數。 85
表4-1 (a) 為元件D在溫度為300 K、250 K 的情況下,汲極偏壓為5 mV、10 mV、15 mV 之 Id-Vg 特性曲線中的每個peak與peak之間的 。(b) 為利用量測元件D在溫度為 300K、250K 時所得到之 ,藉由量子干涉之關係式所預估來之閘長度。 101
圖目錄
圖1-1 金氧半電晶體特徵尺寸與每顆電晶體花費的演進[1]。 17
圖1-2 元件關閉狀態漏電流(Ioff)與閘極長度(Lg)關係圖[3]。 17
圖1-3 奈米線電晶體結構示意圖[5]。 18
圖1-4 塊材(bulk)及SOI金氧半電晶體在長通道及短通道的源/汲極空乏區示意圖。 18
圖1-5 不同通道寬度的SOI金氧半電晶體Id-Vg電流特性模擬。[6] 19
圖 1-6 3D塊材、2D量子井、1D奈米線以及0D量子點之電子狀態密度與能量作圖。[8] 19
圖1-7 n-MOS電容結構圖以即在不同Vg下所對應之能帶圖與載子分佈圖[9]。 20
圖1-8 n-MOSFET 於Vg > Vth 時之Id-Vd 特性曲線,當處於小的Vd值(線性區)、Vd = Vdsat = Vg – Vth (剛進入飽和區)、Vd > Vdsat (飽和區)。[9] 20
圖 1-9 溫度在300 K時,自由電子卅電洞在導帶卅價帶附近分佈情況 21
圖1-10 以半導體製作源極與汲極電極之 SET 能帶示意圖 21
圖1-11 (a) 源極端電子未與量子點能階達到共振。(b) 源極端電子與量子點能階達到共振 22
圖1-12 (a) 源極端電子未與量子點能階達到共振。(b) 源極端電子未與基態達到共振。(c) 源極端電子未與任何能階達到共振 22
圖1-13 (a) 為單電子電晶體在不同Vd下之Id -Vd特性曲線,上下再作平移之疊圖[10]。(c)此為單電子電晶體當處於blockade condition 下之等效電路圖 (b)、(d)、(e)分別代表著在Vg =0、Vg1、Vg2 情況下之不同正Vd下所對應的能帶圖。 23
圖1-14 為S. C. Rustagi 團隊所量到的矽奈米線電晶體在不同溫度下之Id -Vg特性曲線。[11] 24
圖1-15 為Toshiro Hiramoto 團隊所量到的矽奈米線電晶體在室溫下之Id-Vg特 性曲線。[12] 24
圖1-16 (a) 矽奈米線結構示意圖。(b)為根據(a)圖所繪出之能帶示意圖。(c) 為施予一大於零之汲極偏壓時,所對應之能帶示意圖。(d) 當汲極端施予更大的正偏壓時,所對應之能帶示意圖。[12] 25
圖2-1 SOI單晶矽削薄到40 nm的SEM影像 39
圖2-2 定義元件主動區示意圖 39
圖2-3 元件主動區的SEM影像 40
圖2-4 電子束微影定義開口的圖樣 40
圖2-5 電子束微影定義開口結構示意圖 41
圖2-6 蝕刻複晶矽240 nmSEM影像 41
圖2-7 電子束微影定義奈米線的圖樣 42
圖2-8 電子束微影定義奈米線結構示意圖 42
圖2-9 定義奈米線過後的SEM影像 43
圖2-10 開口內沉積二氧化矽5 nm及氮化矽120 nm的SEM影像 43
圖2-11 回蝕形成二氧化矽及氮化矽間隙壁結構示意圖 44
圖2-12 回蝕形成二氧化矽及氮化矽間隙壁SEM影像 44
圖2-13 氧化形成閘介電層剖面示意圖 45
圖2-14 電子束微影將閘極削細過後的SEM影像 45
圖2-15 (a)為T-sprem4模擬濃度分布圖。(b)是各濃度所對應之能帶圖。(c)將各濃度下之EF對齊連結而成之能帶圖。 46
圖2-16 分別在(H、W、L)三方向,之能帶分佈情形。 47
圖2-17 (a)為H. Ueno 團隊所研發之元件結構圖。 (b)為元件通道之能帶圖。 (c) 為通道表面之AFM圖。(d)為元件之Id-Vg之特性曲線圖[13]。 47
圖2-18 為表示氧化層裡的激發態之示意圖[14]。 48
圖2-19 (a)代表缺陷捕捉電荷情形。(b)代表缺陷釋放電荷情形[14]。(c)代表著在通道中原子不規則排列,或晶格中有許多帶電之缺陷之意圖[15]。 48
圖 2-20 (a)溫度為 4.2 K 且閘長度為 21 nm的情況下電導與閘極偏壓之關係圖。 (b)在不同閘極長度下電導與閘極電場 (106 V/cm) 之關係圖[16]。 49
圖2-21 為利用閘極調變奈米線之能帶而形成雙位能障結構。 49
圖2-22 為矽奈米線電晶體在定義閘電極時之W方向未氧化與氧化後之剖面示意圖,其中紅色代表著矽,綠色代表著二氧化矽,由於受到不同之晶格面所影響,因而導致tox, top < tox, lateral。 50
圖3-1 (a) 為元件A在室溫,針對不同汲極偏壓下的Id-Vg特性曲線。 70
圖3-1 (b) 為元件B在室溫,針對不同汲極偏壓下的Id-Vg特性曲線。 70
圖3-1 (c) 為元件C在室溫,針對不同汲極偏壓下的Id-Vg特性曲線。 71
圖3-2 (a) 為元件A汲極端施予5 mV以及變溫之 Id-Vg 圖。 71
圖3-2 (b) 為元件A汲極端施予0.8 V 以及變溫之 Id-Vg 圖。 72
圖3-2 (c) 為元件B汲極端施予5 mV以及變溫之 Id-Vg 圖。其中發現在次臨限斜率區裡電流會隨著閘極偏壓變大而呈現出一個甚至是多個平台。 72
圖3-2 (d) 為元件B汲極端施予0.8 V 以及變溫之 Id-Vg 圖。 73
圖3-2 (e) 為元件C汲極端施予5 mV以及變溫之 Id-Vg 圖,其中發現在次臨限斜率區裡電流會隨著閘極偏壓變大而呈現平台甚至是震盪現象。 73
圖3-2 (f) 為元件C汲極端施予0.8 V 以及變溫之 Id-Vg 圖 74
圖3-2 (g) 為元件之 S.S. 以及Vth 與溫度T之關係圖,發現Vth會隨著溫度越低而越大,SS會隨著溫度約低而越小的趨勢 74
圖3-3 矽在反轉層時之電子特性參數[19]。 75
圖3-4 (a)左圖為在不同閘極偏壓下,所對應到之L方向能帶示意圖,右圖為理想之Id-Vg曲線之示意圖。(b) (C)為元件B分別在300K 與77K下以Vth為分界點所分出來的示意圖。 76
圖 3-5 (a) (b) 分別為元件 B 與元件 C 在溫度為77K且汲極偏壓在5 mV的情形下,其閘極偏壓分別對汲極電流、汲極電導以及汲極電導微分作圖。 77
圖3-6 (a)為通道摻為p之元件在不同溫度下之Id-Vg圖,其通道寬度/閘長度27.2 nm/51.6 nm,(b) 通道寬度/閘長度24.2 nm/37.7 nm之元件在不同溫度下之Id-Vg圖,(c) 為通道寬度/閘長度21.3 nm/26.8 nm之元件在不同溫度下之Id-Vg圖。 78
圖3-7 (a)左圖為通道未摻雜元件之變溫 Id-Vg 曲線,右圖為通道摻雜為p元件之 Id-Vg 曲線。(b)左圖為通道未摻雜元件之不同閘極偏壓下之能帶示意圖,右圖為通道摻雜p元件之不同閘極偏壓下之能帶示意圖。 79
圖3-8 (a)左圖為元件B在不同溫度下Vd = 5 mV 之 Id-Vg 疊圖,右圖為元件B在不同溫度下Vd = 0.8 V 之 Id-Vg 疊圖,(b)左圖為元件B施予一小 Vd 偏壓之能帶示意圖,右圖為元件B施予一大 Vd 偏壓之能帶示意圖, 80
圖3-9 為元件C分別在不同溫度下照光與不照光之 Id-Vg 圖 82
圖4-1 為元件 D 在不同溫度以及汲極偏壓為5mV 的情況下之Id-Vg特性曲線。發現在常溫下即有很明顯之震盪現象。 94
圖4-2 元件 D 所對應到之能帶示意圖。 94
圖4-3 為元件D 在溫度為150 K且不同汲極偏壓下之疊圖。 95
圖4-4 (a) 為此元件之Id-Vg 與Gm-Vg 分別在溫度為300 K 之疊圖。 95
圖4-4 (b) 為此元件之Id-Vg 與Gm-Vg 分別在溫度為250 K 之疊圖。 96
圖4-4 (c) 為此元件之Id-Vg 與Gm-Vg 分別在溫度為200 K 之疊圖。 96
圖4-5 溫度為150 K下之Id、Vd、Vg 之3D 立體關係圖 97
圖4-6 (a) Vg =0.8 V~1.3 V之Gd投影在Vg與Vd之平面上之輪廓圖 98
圖4-6 (b) Vg =0.8 V~1.3 V之Id、Vd、Vg 之3D 立體關係圖 98
圖4-7 (a) Vg =1.4 V~2 V之Gd投影在Vg與Vd之平面上之輪廓圖 99
圖4-7 (b) Vg =1.4 V~2 V之Id、Vd、Vg 之3D 立體關係圖 99
圖4-8 (a) Vg = 2 V~3 V之Gd投影在Vg與Vd之平面上之輪廓圖 100
圖4-8 (b) Vg =2 V~3 V之Id、Vd、Vg 之3D 立體關係圖 100
參考文獻 參考文獻
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指導教授 李佩雯(Pei-Wen Li) 審核日期 2009-8-26
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