| 姓名 |
郭家宏(CHIA-HUNG KUO)
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畢業系所 |
機械工程學系在職專班 |
| 論文名稱 |
第四代雙倍資料率同步動態隨機存取記憶體連接器應力與最佳化分析
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| 相關論文 | |
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| 摘要(中) |
本研究目的為針對第四代雙倍資料傳輸記憶體連接器，在有限空間中，設計出可保有良好電子特性外亦有足夠正向力的端子，為了達到此目標，必須保有一般業界常用的下料式與折彎式端子的優點，而設計出另一種全新型式端子。在研究過程中，針對影響端子正向力相關尺寸，以有限元素分析法模擬分析其正向力大小，以一次一因子方式篩選，最後選出影響端子正向力最大的幾個尺寸當控制因子。進一步以田口實驗法，針對直交表不同尺寸組合，作模擬實驗分析並計算各組實驗S/N雜訊比，製作反應圖與反應表找出最佳化參數尺寸。最後依照最佳化參數尺寸做實物實測，驗證比對實測結果與最佳化模擬分析結果是否有一致性。
在最佳化參數分析中，上排端子得到的最佳化參數尺寸組合為力臂水平長度= 1.76 mm、力臂寬度= 0.51 mm、折彎處內圓半徑= 0.20 mm、力臂與卡點下緣間隙= 0.10 mm。而下排端子得到的最佳化參數尺寸組合為力臂水平長度= 2.70 mm、折彎處內圓半徑= 0.35 mm、折彎處外圓直徑= 1.80 mm、力臂與卡點下緣間隙= 0.10 mm。由最佳化結果得知，上排端子正向力比初始設計提升約27%，下排端子正向力則提升約55%。而實驗結果與最佳化模擬結果比較，其上、下排端子誤差率分別為6.9% 和1.9%。 |
| 摘要(英) |
The purpose of this study is to develop a DDR4 connector in a limited space with a combination of good electronic connection and proper normal forces acting on the terminals. To achieve this goal, a new design of the connector terminals is proposed by taking advantages of two common designs in electronic industry, namely blanking type and forming type. A finite element analysis (FEA) technique is firstly applied to determining the control factors of geometric dimensions in terms of the normal forces acting on the connector terminals. By taking the normal forces as a quality characteristic, a Taguchi method and a relevant orthogonal array are employed to determine an optimal combination of the geometric dimensions in the new connector design, with the aid of structural analysis by FEA. A prototypical connector is made according to the optimized dimensions to conduct a plug-in and pull-out test for verifying the simulations.
Analysis results indicate the optimal combination of the geometric dimensions in the upper terminal has a horizontal length of force arm of 1.76 mm, a width of force arm of 0.51 mm, an inner radius of 0.20 mm at the curved arm, and a clearance of 0.1 mm between the force arm and the upper interference point. The bottom terminal has an optimal combination of geometric dimensions with a horizontal length of force arm of 2.70 mm, an inner radius of 0.35 mm and an outer diameter of 1.80 mm at the curved arm, and a clearance of 0.1 mm between the force arm and the lower interference point. Compared to the original design, the optimized design can increase the normal force by 27% for the upper terminal and by 55% for the lower terminal. An excellent agreement is found between the simulations and experimental measurements for a difference of 6.9% and 1.9% in the normal force acting on the upper and lower terminal, respectively. |
| 關鍵字(中) |
★ 連接器
★ 端子
★ 應力 |
關鍵字(英) |
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| 論文目次 |
目錄 VI
圖目錄 VII
第一章 簡介 1
1-1 DDR連接器發展過程與現況 1
1-2 DDR連接器結構 2
1-3 田口實驗設計法 5
1-4 研究目的 7
第二章 DDR4連接器端子有限元素分析 8
2-1 DDR4連接器端子之作用與結構 8
2-2 端子材料選用與機械性質 9
2-3 有限元素分析 10
2-4 分析模擬結果 12
第三章 田口方法分析 13
3-1 選定品質特性 13
3-2 列出所有影響此品質特性的因子 13
3-3 找出控制因子 14
3-4 選定直交表 14
第四章 實驗步驟與方法 15
4-1 端子尺寸確認 15
4-2 端子與塑膠組裝 15
4-3 正向力量測 15
第五章 結果與討論 17
5-1 田口模擬實驗結果與分析 17
5-2 最佳化參數分析 23
5-3 實測實驗分析 24
第六章 結論 26
參考文獻 27
表 28
圖… 38
表目錄
頁碼
表1 磷青銅C5210-SH機械性質 28
表2 上排端子相關尺寸水準表 28
表3 下排端子相關尺寸水準表 29
表4 上排端子各尺寸水準影響表 30
表5 下排端子各尺寸水準影響表 31
表6 上排端子控制因子水準表 32
表7 下排端子控制因子水準表 32
表8 L9(34)直交表 33
表9 上排端子直交表 33
表10 下排端子直交表 34
表11 上排端子模擬實驗結果 34
表12 下排端子模擬實驗結果 35
表13 下排端子最大等效應力與正向力比較表 35
表14 上排端子控制因子對S/N比反應表 36
表15 下排端子控制因子對S/N比反應表 36
表16 上排端子正向力實測值 37
表17 下排端子正向力實測值 37
表18 正向力實驗與模擬最佳化數值比較 37
圖目錄
頁碼
圖1 行動電話相關連接器。 38
圖2 筆記型、桌上型電腦相關連接器。 38
圖3 液晶螢幕、電視相關連接器。 39
圖4 伺服器相關連接器。 39
圖5 電子連接器配件圖。 40
圖6 SDR與DDR的差別。 40
圖7 R-DIMM。 40
圖8 U-DIMM。 41
圖9 U/R-DIMM 連接器。 41
圖10 SO-DIMM。 41
圖11 SO-DIMM 連接器。 41
圖12 連接器端子型式。 42
圖13 DDR4 連接器。 42
圖14 DDR4 連接器插卡示意圖。 42
圖15 折彎式端子示意圖。 43
圖16 下料式端子示意圖。 43
圖17 電流路線示意圖。 44
圖18 Good Way與Bad Way示意圖。 44
圖19 組合式DDR4連接器。 45
圖20 崁入式DDR4連接器。 45
圖21 組合式與崁入式DDR4連接器之阻抗值比較。 45
圖22 DDR4 高度8.0 mm和9.2 mm連接器尺寸圖。 46
圖23 DDR4 高度4.0 mm和5.2 mm連接器尺寸圖。 46
圖24 DDR4 SO-DIMM連接器堆疊示意圖。 47
圖25 DDR4 連接器剖面圖。 47
圖26 上、下排端子各區域示意圖。 48
圖27 DDR4連接器外觀圖。 48
圖28 DDR4連接器爆炸圖。 49
圖29 塑膠主體件功能示意圖。 49
圖30 閂扣防止記憶卡偏移結構示意圖。 50
圖31 閂扣退卡示意圖。 50
圖32 上、下排端子偏移設計。 51
圖33 上排端子尺寸圖。 51
圖34 下排端子尺寸圖。 52
圖35 上、下排端子正向力方向。 52
圖36 上、下排端子壓縮行程。 53
圖37 C5210-SH 應力-應變曲線圖。 53
圖38 新建一個模擬金手指的矩形面。 54
圖39 C5210-SH材料參數。 54
圖40 模擬端子與金手指位置。 55
圖41 Basic與時間增量設定示意圖。 56
圖42 設定端子與金手指接觸面。 56
圖43 邊界條件與負載設定示意圖。 57
圖44 網格元素選擇示意圖。 58
圖45 上排端子網格切割示意圖。 58
圖46 下排端子網格切割示意圖。 59
圖47 上排端子應力分佈圖。 60
圖48 上排端子力量-位移圖。 61
圖49 下排端子應力分佈圖。 62
圖50 下排端子力量-位移圖。 63
圖51 上排端子影響正向力大小相關尺寸。 64
圖52 下排端子影響正向力大小相關尺寸。 64
圖53 上排端子控制因子相關尺寸。 65
圖54 下排端子控制因子相關尺寸。 65
圖55 工具顯微鏡圖。 66
圖56 上排端子與上半部主體件組立。 66
圖57 下排端子與下半部主體件組立。 67
圖58 自動插拔力機圖。 67
圖59 上排端子測試正向力示意圖。 68
圖60 下排端子測試正向力示意圖。 69
圖61 上排端子高應力區示意圖。 70
圖62 下排端子高應力區示意圖。 70
圖63 第一組上排端子應力分析圖。 71
圖64 第一組上排端子力量-位移圖。 71
圖65 第一組上排端子回彈時應力分析圖。 72
圖66 第二組上排端子應力分析圖。 72
圖67 第二組上排端子力量-位移圖。 73
圖68 第二組上排端子回彈時應力分析圖。 73
圖69 第三組上排端子應力分析圖。 74
圖70 第三組上排端子力量-位移圖。 74
圖71 第三組上排端子回彈時應力分析圖。 75
圖72 第四組上排端子應力分析圖。 75
圖73 第四組上排端子力量-位移圖。 76
圖74 第四組上排端子回彈時應力分析圖。 76
圖75 第五組上排端子應力分析圖。 77
圖76 第五組上排端子力量-位移圖。 77
圖77 第五組上排端子回彈時應力分析圖。 78
圖78 第六組上排端子應力分析圖。 78
圖79 第六組上排端子力量-位移圖。 79
圖80 第六組上排端子回彈時應力分析圖。 79
圖81 第七組上排端子應力分析圖。 80
圖82 第七組上排端子力量-位移圖。 80
圖83 第七組上排端子回彈時應力分析圖。 81
圖84 第八組上排端子應力分析圖。 81
圖85 第八組上排端子力量-位移圖。 82
圖86 第八組上排端子回彈時應力分析圖。 82
圖87 第九組上排端子應力分析圖。 83
圖88 第九組上排端子力量-位移圖。 83
圖89 第九組上排端子回彈時應力分析圖。 84
圖90 第一組下排端子應力分析圖。 84
圖91 第一組下排端子力量-位移圖。 85
圖92 第一組下排端子回彈時應力分析圖。 85
圖93 第二組下排端子應力分析圖。 86
圖94 第二組下排端子力量-位移圖。 86
圖95 第二組下排端子回彈時應力分析圖。 87
圖96 第三組下排端子應力分析圖。 87
圖97 第三組下排端子力量-位移圖。 88
圖98 第三組下排端子回彈時應力分析圖。 88
圖99 第四組下排端子應力分析圖。 89
圖100 第四組下排端子力量-位移圖。 89
圖101 第四組下排端子回彈時應力分析圖。 90
圖102 第五組下排端子應力分析圖。 90
圖103 第五組下排端子力量-位移圖。 91
圖104 第五組下排端子回彈時應力分析圖。 91
圖105 第六組下排端子應力分析圖。 92
圖106 第六組下排端子力量-位移圖。 92
圖107 第六組下排端子回彈時應力分析圖。 93
圖108 第七組下排端子應力分析圖。 93
圖109 第七組下排端子力量-位移圖。 94
圖110 第七組下排端子回彈時應力分析圖。 94
圖111 第八組下排端子應力分析圖。 95
圖112 第八組下排端子力量-位移圖。 95
圖113 第八組下排端子回彈時應力分析圖。 96
圖114 第九組下排端子應力分析圖。 96
圖115 第九組下排端子力量-位移圖。 97
圖116 第九組下排端子回彈時應力分析圖。 97
圖117 上排端子力臂位置示意圖。 98
圖118 下排端子力臂位置示意圖。 98
圖119 上排端子S/N比反應圖。 99
圖120 下排端子S/N比反應圖。 99
圖121 上排端子最佳化應力分析圖。 100
圖122 上排端子最佳化力量-位移圖。 100
圖123 下排端子最佳化應力分析圖。 101
圖124 下排端子最佳化力量-位移圖。 101
圖125 上排端子實測第一組力量-位移圖。 102
圖126 上排端子實測第二組力量-位移圖。 102
圖127 上排端子實測第三組力量-位移圖。 103
圖128 上排端子實測第四組力量-位移圖。 103
圖129 上排端子實測第五組力量-位移圖。 104
圖130 下排端子實測第一組力量-位移圖。 104
圖131 下排端子實測第二組力量-位移圖。 105
圖132 下排端子實測第三組力量-位移圖。 105
圖133 下排端子實測第四組力量-位移圖。 106
圖134 下排端子實測第五組力量-位移圖。 106 |
| 參考文獻 |
1. “Company Profile-Connector,” Internal Documents of the Company, Bellwether Electric Co., Ltd., 2014
2. Tandee, “記憶體10年技術演進史,”
http://www.techbang.com/posts/17190-development-history-of-memory-ddr-and-gddr-difference-in?page=3, accessed on May 3, 2014.
3. G. Allan, “The Love/Hate Relationship with DDR SDRAM Controllers,”
http://www.design-reuse.com/articles/13805/the-love-hate-relationship-with-ddr-sdram-controllers.html, accessed on Jun 7, 2014.
4. “Widely Anticipated DDR3L Low Voltage Memory Standard,” JEST79-3-1, JEDEC Association, Arlington, VA, USA, 2010.
5. 林昭明, 材料基礎篇-總整理, 鎧蔚企業材料推廣文件, 台北, 2009.
6. 李輝煌, 田口方法:品質設計的原理與實務(第四版), 高立圖書, 台北, 2013.
7. N. Lin, “How to Design and Choose a High-Speed Connector,” 高速連接器訊號完整性設計與量測研討會, 台北, 2011. |
| 指導教授 |
林志光(Chih-Kuang Lin)
|
審核日期 |
2014-10-30 |
| 推文 |
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