以類神經網路探討晶圓測試良率預測與重測指標值之建立

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姓名

陳君豪(Chun-hao Chen) 查詢紙本館藏

畢業系所

工業管理研究所在職專班

論文名稱

以類神經網路探討晶圓測試良率預測與重測指標值之建立
(Using Artificial Neural Network to Predict Wafer Testing Yield and Establish Thresholds of Wafer Re-Testing)

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摘要(中)

晶圓製造完成後，會針對每個 IC 做完整晶圓測試 (Wafer testing)，確定是否可達成客戶的規格，並可供評估此批晶圓品質好壞的重要指標，以提升晶圓廠製程品質的穩定性，同時為提升測試良率，往往會重測 (Re-testing) 特定不良之 IC。一般而言，不良 IC 的分類方法，是透過 Bin 數字分類 IC 上各種不同電性的指標，在分析過程中，首先測試工程師必須分析良率是否符合制定的目標值，如果良率低於目標值，可考慮針對特定不良 IC 執行重測，或甚至重測整片晶圓。由於不良率的原因可能來自於晶圓廠製程異常、測試設備不穩定，或是因測試作業不當而造成；然而大部分工程師所關心的，除了須分析造成良率異常的原因外，更想了解在重測後良率是否可提高，期望在重測後的良率比未重測前能明顯提高，因此為了提升晶圓的良率，往往只注意良率的變化，而未考量實際所帶來的重測效益。本研究收集案例公司於 95 年度晶圓測試良率資料、測試成本與產品利潤之相關資料供研究分析，論文首先探討案例中影響良率的關鍵因子，並透過類神經網路來預測各測試階段之良率，並尋找最適重測門檻值，符合最佳的測試流程，也希望為案例公司帶來最佳效益，為此論文之主要貢獻。

摘要(英)

In order to verify whether wafer can be able to achieve expected specification, generally every die will be probed completely after being fabricated in wafer fab. By such operation, we can use the essential index to improve wafer foundry’s quality and also the yield of wafers. In the mean time, IC design house hopes to get better yield during wafer probing process, normally they will try to ‘re-test’low-yield-wafer, no matter re-test entire gross dies or particular defective dies.
In general, defective dies are classified by using different bin numbers; the bin numbers represent particular testing result or its performance. During failure analysis after finishing wafer testing, testing engineer can decide to re-test abnormal wafer directly if it’s out of yield limit set previously. As normally engineers just ‘hope’ to get higher yield recovered from second testing, they seldom know how to predict yield variation and regard the related profit before making decision of re-testing
Hence, this thesis attempts to propose a workable solution for wafer testing process by using Artificial Neural Back Propagation Network (BPN). Through a real example from CMOS Image Sensor probing process, it was presented to demonstrate the methodology. We finally hope to get the proper threshold for re-testing and also bring different opinion to the CMOS Image Sensor Company.

關鍵字(中)

★ 類神經網路
★ 重測門檻值
★ 良率預測
★ 晶圓測試

關鍵字(英)

★ Back-Propagation Network
★ Thresholds for re-testing
★ Wafer testing

論文目次

摘要 i
Abstract ii
致謝 iii
目錄 iv
圖目錄 vii
表目錄 viii
第一章緒論 1
1.1 研究動機 1
1.2 研究背景 2
1.3 研究目的 4
1.4 研究範圍 5
1.5 研究流程 5
第二章文獻探討 8
2.1 類神經網路 8
2.1.1 類神經網路之發展歷史 8
2.1.2 類神經網路之相關應用 9
2.1.3 過去在晶圓良率的研究與類神經網路之應用 11
2.2 晶圓測試製程介紹 13
2.3 晶圓良率與重測之探討 16
2.4 測試產業重要的指標 17
2.5 CMOS 影像感應器產業介紹 20
第三章研究方法與理論 21
3.1 類神經網路方法說明 21
3.1.1 倒傳遞類神經網路 22
3.2 類神經網路建置 24
3.2.1 類神經網路的參數設定 25
3.2.2 類神經網路的學習步驟 26
3.3 輸入變數選取的方法 27
3.3.1 相關性分析法 27
3.4 衡量誤差的方法 29
第四章研究資料與分析過程 30
4.1 案例廠商的測試資料說明 30
4.2 晶圓測試相關成本 32
4.3 不良率Bin說明 35
4.4 分析流程與架構 36
第五章案例分析與研究結果 40
5.1 案例產品測試資料整理 41
5.2 影響良率之主要因子分析 42
5.3 倒傳遞類神經網路建立 47
5.3.1 測試第一次晶圓的倒傳遞類神經網路 47
5.3.2 測試第二次晶圓的倒傳遞類神經網路 49
5.4 倒傳遞類神經網路測試結果 52
5.5 重測門檻值之探討 53
第六章結論與建議 57
6.1 結論 57
6.1.1 研究貢獻 57
6.1.2 研究限制 58
6.2 對未來研究之建議 58
參考文獻 60
中文文獻 60
西文文獻 61
附錄 62
附錄A 使用軟體介紹 62
附錄B 原始案例資料介紹 63
附錄C 相關性分析結果 64

參考文獻

中文文獻
1.劉晨貴，「製程參數之偵測-類神經網路之應用」，東海大學，碩士論文，民國84年。
2.杜慶麟，「銀行授信決策應用類神經網路之研究-抵押貸款之實證研究」，清華大學，碩士論文，民國85年。
3.王魯湘，「以類神經網路建立消耗性零件之壽命預測模式-以晶圓測試探針卡為例」，中原大學，碩士論文，民國93年。
4.葉怡成，應用類神經網路，儒林圖書有限公司，民國91年。
5.葉繼豪，「晶圓瑕疵對應圖自動分類系統與良率模式驗證」，台北科技大學，碩士論文，民國92年。
6.洪士程，林心宇，「以序的最佳方法為基礎降低晶圓測試之誤宰與重測」，國科會計劃，民國93年。
7.林瑞山，「類神經網路於預測晶圓測試良率之應用」，成功大學，碩士論文，民國94年。
8.李靜宜，「應用倒傳遞類神經網路構建積體電路之良率模式」，交通大學，碩士論文，民國92年
西文文獻
1.Fishman, M., Barr, D., Loick, W., “Using neural networks in market analysis,” Technical Analysis of Stocks and Commodities, pp. 18-25, 1991.
2.White, H., “Economic Prediction Using Neural Networks: The Case of IBM Daily Stock Returns,” IEEE International Conference on Neural Networks, San Diego, pp. 451-458, 1988.
3.Seeds, R.B., “Yield and Cost Analysis of Bipolar LSI,” IEEE International Electron Meeting, Washington,D.C., pp. 12, 1967.
4.Cunningham, S. P. and S. MacKinnon, “Statistical methods for visual defect metrology,” IEEE Transactions on Semiconductor Manufacturing, pp. 48-53, 1998.
5.Collica, Randall S., “A Logistic Regression Yield Model for SRAM Bit Fail Patterns,” Proceedings of the IEEE International Workshop on Defect and Fault Tolerance in VLSI Systems, pp. 127-135, 1993.
6.Mieno, F., T. Sato, Y. Shibuya, K. Odagiri, H. Tsuda, and R. Take, “Yield improvement using data mining system semiconductor manufacturing,” IEEE International Symposium on Conference Proceedings, pp. 391-394, 1999

指導教授

沈國基(Gwo-Ji Sheen)

審核日期

2007-7-18

推文