超薄層異質通道場效電晶體及單石三維靜態隨機存取記憶體考慮負交疊設計之研究

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黃子承(Zie-Cheng Huang) 查詢紙本館藏

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電機工程學系

論文名稱

超薄層異質通道場效電晶體及單石三維靜態隨機存取記憶體考慮負交疊設計之研究
(Analysis of Ultra-Thin-Body Hetero-channel MOSFETs and Monolithic 3D SRAM Cells Considering the Impact of Underlap Design)

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摘要(中)

摘要
隨著製程技術的演進，高功率消耗(Power consumption)對於半導體元件及其電路是一極大的考驗，靜態隨機存取記憶體(Satatic Random Access Memory, SRAM)佔據晶片上主要的面積。因此，降低SRAM之功率消耗極為重要，降低操作電壓為一有效方式，可降低動態及靜態功率消耗。然而，對於低電壓的操作環境，會造成SRAM的穩定度(Static Noise Margin, SNM)有顯著的降低。因此，本論文研究單石三維(Monolithic 3D)異質通道SRAM的特性，並利用負交疊(Underlap)設計來改善讀取及寫入的穩定度，論文內容分為兩個主題，第一部分為分析超薄層InGaAs金氧半場效電晶體(Ultra-Thin-Body InGaAs-OI MOSFET)，考慮對稱與非對稱的閘極至源極/汲極的負交疊(Symmetric and Asymmetric Gate to Source/Drain Underlap)的設計，以及不同的側壁空間層(Spacer)材料，並分析改變閘極功函數(Work Function, WF)對導通電流所產生的影響，研究結果顯示透過低介電常數的Spacer材料，和非對稱的負交疊設計，可使超薄層InGaAs金氧半場效電晶體之切換速度(Switching Time, ST)大幅改善。
論文的第二部分為分析三五族異質接面(InGaAs-OI/GeOI MOSFETs)靜態隨機存取記憶體，同時考慮單石三維及負交疊設計，利單石三維設計縮小SRAM單元之面積，並改善其穩定度，然後，為了提升讀取穩定度，我們需要弱化SRAM裡的Access電晶體，而為了提升寫入穩定度，我們需要強化Access電晶體，因此，SRAM的設計裡存在著同時改善讀取及寫入穩定度的矛盾，而利用負交疊設計，即可用來避免同時提升讀取及寫入穩定度的矛盾，使在不影響寫入穩定度的情況下，大幅改善靜態隨機存取記憶體之讀取穩定度，與傳統的靜態隨機存取記憶體單元相比，我們提出並分析三種考慮負交疊設計的靜態隨機存取記憶體單元，並考慮不同的單石三維(Monolithic 3D)堆疊設計與不同的Spacer材料，研究結果顯示，使用低介電常數的Spacer材料，並考慮Pull-down元件疊在Pull-up元件之上(PD/PU)的單石三維設計，以及在Access電晶體及Pull-up電晶體上使用負交疊設計，使讀取穩定度可有38%的提升。

摘要(英)

Abstract
Power consumption is a major challenge for semiconductor devices scaling. Lowering supply voltage is an efficient method for reducing the static and dynamic power. However, lowering supply voltage also degrades the static noise margin of SRAM cells. In this thesis, we analyze the monolithic 3D hetero-channel SRAM cells with underlap design to improve its stability and mitigate the conflict between read and write stability. First, we analyze the performance of Ultra-thin-body (UTB) InGaAs-OI MOSFETs considering the symmetry and asymmetry gate-to-source/drain underlap design and different spacer materials. The impact of metal gate work function on the drive current and switching time of UTB InGaAs-OI MOSFETs is also investigated. The results show that UTB InGaAs-OI MOSFET with low-k spacer and asymmetry underlap design exhibits lower switching time. Second, we analyze the stability and performance of monolithic 3D hetero-channel SRAM cells (InGaAs-OI for NFET, GeOI for PFET) with underlap design. Three kinds of SRAM cells with different underlap design are also investigated. Results show that for monolithic 3D SRAM cell with vacuum spacer using two-tier design (upper-tier is pull-down NFET, and bottom-tier is pull-up PFET), and both access and pull-up transistors using asymmetry underlap design can increase the read static noise margin by 38%.

關鍵字(中)

★ 超薄層異質通道場效電晶體及單石三維靜態隨機存取記憶體

關鍵字(英)

論文目次

目錄
摘要 I
Abstract III
誌謝 IV
目錄 V
圖目錄 VII
表目錄 XII
第一章導論 1
1.1 背景與相關研究 1
1.2 研究動機 7
1.3 論文架構 8
第二章負交疊設計改善超薄層砷化銦鎵之場效電晶體切換時間 9
2.1 前言 9
2.2 負交疊設計介紹與元件參數 10
2.3 切換時間公式介紹 12
2.4 超薄層元件考慮對稱與非對稱之負交疊設計 13
2.5分析閘極金屬功函數，對使用負交疊設計之InGaAs-OI MOSFET之影響………. 33
2.6 結論 42
第三章分析負交疊設計與單石三維異質通道之靜態隨機存取記憶體 45
3.1 前言 45
3.2 讀取穩定度與寫入穩定度 46
3.3 非對稱的負交疊設計與三維堆疊，應用於靜態隨機存取記憶體之單元… 46
3.4 結論 70
第四章總結 72
參考文獻 74
附錄 76

圖目錄
圖 1.1金氧半場效電晶體(ITRS Roadmap 2011)[1] 2
圖1.2 (a)鰭狀場效金氧半(Fin FET)電晶體，(b)超薄層場效電晶體結構圖 3
圖1.3 (a)單石三維堆疊製程圖[6]，(b)單石三維堆疊模擬結構圖 3
圖1.4 SRAM單元的尺寸微縮趨勢 4
圖1.5 6T SRAM單元結構圖 5
圖1.6反相器結構圖 5
圖2.1超薄層場效金氧半電晶體 9
圖2.2超薄層元件考慮不同的負交疊設計 11
圖2.3使用Nitride Spacer的UTB InGaAs-OI MOSFET之Id-Vg特性圖 13
圖2.4 Nitride Spacer的UTB InGaAs-OI MOSFET之線性區的能帶圖 ….15
圖2.5使用Nitride Spacer的UTB InGaAs-OI MOSFET之Id-Vg特性圖..15
圖2.6 Nitride Spacer的UTB InGaAs-OI MOSFET之飽和區的能帶圖….. 17
圖2.7使用Vacuum Spacer的UTB InGaAs-OI MOSFET之Id-Vg特性圖 18
圖2.8使用Vacuum Spacer的UTB InGaAs-OI MOSFET之Id-Vg特性圖 19
圖2.9使用Vacuum Spacer的UTB InGaAs-OI MOSFET之Id-Vg特性圖 19
圖2.10使用Vacuum Spacer的UTB InGaAs-OI MOSFET之Id-Vg特性圖 20
圖2.11不同汲極偏壓下，Nitride Spacer UTB InGaAs-OI MOSFET的能帶變化，黑色實線為Case LG’，青色虛線為Case LUND 21
圖2.12 不同汲極偏壓下，Vacuum Spacer UTB InGaAs-OI MOSFET的能帶變化，黑色實線為Case LG’，青色虛線為Case LUND 22
圖2.13在不同的通道長度下，使用Nitride Spacer的UTB InGaAs-OI MOSFET之ION，元件操作在(a)線性區及(b)飽和區 23
圖2.14在不同的通道長度下，使用Vacuum Spacer的UTB InGaAs-OI MOSFET之ION，元件操作在(a)線性區及(b)飽和區 24
圖2.15使用Nitride Spacer的UTB InGaAs-OI MOSFET之能帶圖，通道長度由14.8奈米增加至20.8奈米 26
圖2.16使用Nitride Spacer的UTB InGaAs-OI MOSFET之Ieff圖 27
圖2.17使用Vacuum Spacer的UTB InGaAs-OI MOSFET之Ieff圖 28
圖2.18使用Nitride Spacer的UTB InGaAs-OI MOSFET之ΔQ圖 29
圖2.19使用Vacuum Spacer的UTB InGaAs-OI MOSFET之ΔQ圖 30
圖2.20使用Nitride Spacer的UTB InGaAs-OI MOSFET之ST圖 31
圖2.21使用Vacuum Spacer的UTB InGaAs-OI MOSFET之ST圖 32
圖2.22 Nitride Spacer的UTB InGaAs-OI MOSFET的ION圖，藍線為線性區(Triangle symbol)，黑線為飽和區(Square symbol) 34
圖2.23 使用Nitride Spacer的UTB InGaAs-OI MOSFET在線性區所呈現的能帶圖，黑色虛線為Case LG’ 35
圖2.24使用Nitride Spacer的UTB InGaAs-OI MOSFET在飽和區所呈現的能帶圖，黑色虛線為Case LG’ 36
圖2.25 Vacuum Spacer的UTB InGaAs-OI MOSFET的ION圖，藍線為線性區(Triangle symbol)，黑色線為飽和區(Square symbol) 37
圖2.26使用Vacuum Spacer的UTB InGaAs-OI MOSFET在線性區所呈現的能帶圖，黑色虛線為Case LG’ 38
圖2.27使用Vacuum Spacer的UTB InGaAs-OI MOSFET在飽和區所呈現的能帶圖，黑色虛線為Case LG’ 38
圖2.28使用Nitride Spacer的UTB InGaAs-OI MOSFET之Ieff與ΔQ 39
圖2.29使用Vacuum Spacer的UTB InGaAs-OI MOSFET之Ieff與ΔQ 40
圖2.30使用Nitride Spacer與Vacuum Spacer的UTB InGaAs-OI MOSFET之ST趨勢圖 41
圖3.1考慮非對稱負交疊設計之SRAM單元 47
圖3.2 Nitride Spacer的AsymALL之SNM圖實心點為RSNM，空心點為WSNM 49
圖3.3Nitride Spacer的AsymALL之Butterfly-Curve，ΔL = 8nm~5nm，虛線為考慮Monolithic 3D stack 51
圖3.4 Vacuum Spacer的AsymALL之RSNM與WSNM圖 52
圖3.5 Vacuum Spacer的AsymALL之Butterfly curves，ΔL = 8nm~5nm，虛線為考慮Monolithic 3D stack 53
圖3.6 Nitride Spacer的AsymPG之RSNM與WSNM圖 54
圖3.7 Nitride Spacer的AsymPG之Butterfly curves，ΔL = 8nm~5nm，虛線為考慮Monolithic 3D stack 55
圖3.8 Vacuum Spacer的AsymPG之RSNM與WSNM 56
圖3.9 Vacuum Spacer的AsymPG之Butterfly curves，ΔL = 8nm~5nm，虛線為考慮Monolithic 3D stack 57
圖3.10 Nitride Spacer的AsymPGPU之RSNM與WSNM 58
圖3.11 Nitride Spacer的AsymPGPU之Butterfly curves，ΔL = 8nm~5nm，虛線為考慮Monolithic 3D stack 59
圖3.12 Vacuum Spacer的AsymPGPU之RSNM與WSNM 60
圖3.13 Vacuum Spacer的AsymPGPU之Butterfly curves，ΔL = 8nm~5nm，虛線為考慮Monolithic 3D stack 61
圖3.14 AsymALL之讀取時間(RT)圖，實心點為Nitride Spacer，空心點為Vacuum Spacer 62
圖3.15 AsymALL之寫入時間(WT)圖，實心點為Nitride Spacer，空心點為Vacuum Spacer 63
圖3.16 AsymPG之讀取時間(RT)圖，實心點為Nitride Spacer，空心點為Vacuum Spacer 64
圖3.17 AsymPG之讀取時間(WT)圖，實心點為Nitride Spacer，空心點為Vacuum Spacer 65
圖3.18 AsymPGPU之讀取時間(RT)圖，實心點為Nitride Spacer，空心點為Vacuum Spacer 66
圖3.19 AsymPGPU之讀取時間(WT)圖，實心點為Nitride Spacer，空心點為Vacuum Spacer 67
圖3.20 改變操作偏壓，應用於Nitride Spacer的靜態隨機存取記憶體單元之RSNM 68
圖3.21 改變操作偏壓，應用於Nitride Spacer的靜態隨機存取記憶體單元之WSNM 68
圖3.22 改變操作偏壓，應用於Vacuum Spacer的靜態隨機存取記憶體單元之RSNM 69
圖3.23 改變操作偏壓，應用於Vacuum Spacer的靜態隨機存取記憶體單元之WSNM 69
圖4.1 使用Nitride Spacer的UTB Ge-OI MOSFET在線性區與飽和區的導通電流之趨勢 76
圖4.2 使用Nitride Spacer的UTB Ge-OI MOSFET在線性區與飽和區的Id-Vg之趨勢 77
圖4.3 使用Nitride Spacer的UTB Ge-OI MOSFET在線性區與飽和區的能帶圖之趨勢 78

表目錄
表 2.1超薄層金氧半場效電晶體之元件參數(ITRS Roadmap 2019)與通道材料(InGaAs)的參數 11

參考文獻

參考文獻
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指導教授

胡璧合(Pi-Ho Hu)

審核日期

2017-8-22

推文