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姓名	姚昌宏(Chang-Hung Yao)  查詢紙本館藏	畢業系所	電機工程學系
論文名稱	應用於IEEE Std 802.3bwTM-2015車用乙太網路接收機之等化器與時序回復電路設計 (Design of Equalizer and Timing Recovery Circuit for IEEE Std 802.3bwTM-2015 Automotive Ethernet Receiver)
相關論文	★ 應用於2.5G/5GBASE-T乙太網路傳收機之高成本效益迴音消除器 ★ 應用於IEEE 802.3bp車用乙太網路之硬決定與軟決定里德所羅門解碼器架構與電路設計 ★ 適用於 10GBASE-T 及 IEEE 802.3bz 之高速低密度同位元檢查碼解碼器設計與實現 ★ 基於蛙跳演算法及穩定性準則之高成本效益迴音消除器設計 ★ 運用改良型混合蛙跳演算法設計之近端串音干擾消除器 ★ 運用改良粒子群最佳化演算法之近端串擾消除器電路設計 ★ 應用於多兆元網速乙太網路接收機 類比迴音消除器之最小均方演算法電路設計 ★ 光耦合隔離系統 之接收端晶片電路設計與實現 ★ 應用於光耦合隔離系統之發送端雜訊整形 類比轉數位轉換器 ★ 應用於數位視頻廣播系統之頻率合成器及3.1Ghz寬頻壓控震盪器 ★ 地面數位電視廣播基頻接收器之載波同步設計 ★ 適用於通訊系統之參數化數位訊號處理器核心 ★ 以正交分頻多工系統之同步的高效能內插法技術 ★ 正交分頻多工通訊中之盲目頻域等化器 ★ 兆元位元率之平行化可適性決策回饋等化器設計與實作 ★ 應用於數位視頻廣播系統中之自動增益放大器 及接受端濾波器設計
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摘要(中)	本論文以IEEE Std 802.3bwTM-2015[1]的車用乙太網路傳輸之數位基頻接收機規範來開發專屬的解碼演算法，著重在通道等化器演算法、時序回復電路（Timing Recovery Circuit）和數位電路設計，由於有線車用乙太網路通道屬於擴散通道，因此在等化器架構上採用改良後較低複雜度的定值模數演算法（Constant Modulus Algorithm, CMA）[2]及決策導向（Decision Directed, DD）演算法[3]來計算其等效的通道效應，通道等化器包含前饋等化器（Feedforward Equalizer, FFE）及決策回授等化器（Decision Feedback Equalizer, DFE）[4]；前者用來消除對前符碼間的干擾，後者用來消除對後符碼間的干擾。在時序回復電路部分，則是採用穆勒與姆勒（Mueller and Müller）演算法[5]的相位檢測方法，特別的是加入了改良後的可適性消除等化器（Adaptive Canceler Equalizer, ACE）[6]，如此使得穆勒與姆勒演算法的相位檢測器獲得的通道資訊更接近理想通道響應Sinc Function。在數位電路實現上使用Verilog HDL來描述與模擬，並使用台灣積體電路的40奈米製程（TSMC-40nm）來模擬實現電路，以及在SMIMS VeriEnterprise Xilinx FPGA上驗證其電路設計。
摘要(英)	This research develops a proprietary decoding algorithm based on IEEE Std 802.3bwTM-2015[1] specification for digital Ethernet receiver in automotive Ethernet transmission and focuses on equalizer algorithms, timing recovery circuits and digital circuit design. Because the automotive Ethernet channel is dispersion channel, the equalizer architecture uses a modified Constant Modulus Algorithm (CMA) [2] in forward equalizer which has lower complexity and a Decision Directed (DD) [3] algorithm in decision feedback equalizer[4] The forward equalizer is used for eliminating pre-cursor and decision feedback equalizer is used for eliminating post-cursor. In the part of timing recovery circuits, the Mueller and Müller algorithm [5] is employed to find timing phase. In addition, the adaptive canceler equalizer (ACE) [6]is adopted to make channel information approximate to sinc function and then benefit for the Mueller and Müller algorithm. At last, the digital circuits of proposed equalizer and timing recovery circuit are simulated through Verilog HDL, implemented in TSMC 40 nanometer process and verified on the SMIMS VeriEnterprise Xilinx FPGA.
關鍵字(中)	★ 定值模數演算法 ★ 決策導向 ★ 決策回授等化器 ★ 可適性消除等化器 ★ 穆勒與姆勒演算法	關鍵字(英)	★ CMA ★ DD ★ DFE ★ ACE ★ Mueller and Müller algorithm
論文目次	摘要 i Abstract ii 致謝 iii 目錄 iv 圖目錄 vii 表目錄 x 第一章 緒論 1 1.1前言 1 1.2 研究動機 1 1.3 論文貢獻 2 1.4 論文架構 2 第二章 等化器架構介紹 3 2.1 線性等化器（LE） 3 2.2 決策回授等化器（DFE） 4 2.3 可適性等化器（AE） 5 2.4 可適性消除等化器（ACE） 6 第三章 等化器演算法介紹 7 3.1 非盲目等化器演算法 7 3.1.1 強制歸零（ZF）演算法 7 3.1.2 最小平方誤差（MMSE）演算法 8 3.1.3 最小方均根（LMS）演算法 9 3.2 盲目等化器演算法 10 3.2.1 決策導向（DD）演算法 10 3.2.2 定值模數演算法（CMA） 11 3.2.3 適用於可適性消除等化器（ACE）演算法 13 第四章 時序回復電路介紹 14 4.1時序回復電路系統概要 14 4.2時序回復電路分析 14 4.2.1 相位檢測器（PD） 14 4.2.2 低通濾波器（LPF） 16 4.2.3 壓控振盪器（VCO） 18 4.2.4 除頻器（DIV） 19 第五章 系統架構與模擬結果 20 5.1 系統環境 20 5.2 系統架構 21 5.2.1 等化器架構與演算法 21 5.2.1.1 前饋等化器演算法 21 5.2.1.2 回授等化器架構與演算法 24 5.2.2 時序回復電路架構 25 5.3 模擬環境 26 5.3.1 零公尺模擬環境 27 5.3.2 五十公尺模擬環境 28 5.3.3 一百公尺模擬環境 29 5.4 等化器模擬結果 30 5.4.1 零公尺模擬環境等化器模擬結果 30 5.4.2 五十公尺模擬環境等化器模擬結果 32 5.4.3 一百公尺模擬環境等化器模擬結果 34 5.5 時序回復電路模擬結果 36 5.5.1零公尺模擬環境時序回復電路模擬結果 36 5.5.2五十公尺模擬環境時序回復電路模擬結果 40 5.5.3一百公尺模擬環境時序回復電路模擬結果 43 5.6 系統驗證 46 第六章 電路架構與晶片實現 47 6.1 電路設計流程 47 6.2 電路架構 48 6.3 模擬驗證 50 6.4 晶片設計結果 51 第七章 結論與未來展望 55 參考文獻 56
參考文獻	[1] IEEE LAN/MAN Standards Committee, IEEE Std 802.3bw-2015, “Amendment 1: Physical layer specifications and management parameters for 100 Mb/s operation over a single balanced twisted pair cable (100BASE-T1),” Oct. 2016. [2] C.R. Johnson, P. Schniter, T.J. Endres, J.D. Behm, D.R. Brown, and R.A. Casas, “Blind Equalization Using the Constant Modulus Criterion: A Review,” Proc. IEEE 86, pp. 1927–1950. 1998. [3] G. Picci G. Prati "Blind equalization and carrier recovery using a stop-and-go decision directed algorithm" IEEE Trans. Commun. vol. COM-35 pp. 877-887 Sept. 1987. [4] C. A. Belfiore J. H. Park "Decision feedback equalization" Proc. IEEE vol. 67 pp. 1143-1156 Aug. 1979. [5] Κ. Η. Mueller Μ. Müller "Timing recovery in digital synchronous data receivers" IEEE Trans. Commun. vol. COM-14 pp. 516-530 May 1976. [6] I. Lee W. K. Jenkins "Adaptive Canceler-Equalizer for Digital Communication Channels" Proceedings of 41st Midwest Symposium on Circuits and Systems 1998-Aug. [7] A. Klein G. K. Kaleh P. W. Baier "Zero forcing and minimum mean-square-error equalization for multiuser detection in code-division multiple access channels" IEEE Trans. Veh. Technol. vol. 45 no. 2 pp. 276-287 May 1996. [8] B. Widrow S. Haykin Least-Mean-Square Adaptive Filters New York NY USA:Wiley-IEEE 2003. [9] V. Kratyuk et al., “A design procedure for all-digital phase-locked loops based on a charge-pump phase-locked-loop analogy,” IEEE Trans. Circuits Syst. II, vol. 54, no. 3, Mar. 2007. [10] Stephan Meyer, “Analysis of sigmoid-based blind equalizer algorithms”, ISCC, CSNDSP, 2016.
指導教授	薛木添(Muh-Tian Shiue)	審核日期	2019-1-3
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