博碩士論文 105521042 詳細資訊




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姓名 許家齊(Chia-Chi Hsu)  查詢紙本館藏   畢業系所 電機工程學系
論文名稱 晶圓圖群集參數矽智財之設計
(The Soft-IP Design of Cluster Number in Wafer Map Analysis)
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摘要(中) 在過去的晶圓群集參數NBD(瑕疵晶粒總數)、NCL(瑕疵晶粒連續線總數)的搜尋方式以及隨機撒點都是藉由軟體(MATLAB)的方式來進行分析及模擬,而本篇論文在探討晶圓群集參數的搜尋方式和隨機撒點都能夠改由硬體的方式來實現。
而在硬體上要產生偽隨機數,主流的方式可以分為線性同餘法(Linear Congruential Generator)以及線性反饋移位暫存器(Linear feedback shift register) ,本篇論文是使用線性反饋移位暫存器(Linear feedback shift register)來進行隨機撒點其優點是架構簡單且容易實現,最重要的是速度相較於線性同餘法(Linear Congruential Generator)來得快。
此外,由TSMC所提供之WM-811K晶圓圖,裡面的晶圓種類超過上千種,不同的晶圓尺寸需要不同的資料輸入量,這會導致需要編寫多個不同大小的晶圓群集參數搜尋電路,在本篇論文中,實現了Soft-IP能夠彈性地產生各種不同大小的晶圓群集參數搜尋電路,使用者只需透過參數的設定,就可以使得此晶圓群集參數搜尋電路彈性地對應各種不同大小的晶圓。
最後,本篇論文所實現的電路架構是採用TSMC 0.18μm透過Synopsys Design Compiler合成,由實驗結果顯示,此電路的執行時間以及面積會隨著晶圓大小呈線性遞增。再來,為了驗證此Soft-IP實體化的可行性,我們將WM-811K裡面使用數量最多的晶圓W533透過Cadence Innovus進行Automatic Placement and Routing後,其電路可在14ns(71.42MHz)下運作。
摘要(英) In the past, the cluster number of wafer NBD (Number of Bad Die) and NCL (Number of Contiguous Line) and the random sprinkling defect were analyzed and simulated by software (MATLAB). In the paper, the search method of cluster number and random sprinkling defect of wafer can be realized by hardware.
In the case of generating pseudo-random numbers on hardware, the mainstream method can be divided into Linear Congruential Generator and Linear Feedback Shift Register. This paper uses linear feedback shift register. The advantage of the linear feedback shift register for random sprinkling is that the architecture is simple and easy to implement. The most important thing is that the speed is faster than linear congruential generator.
In addition, the WM-811K wafer map provided by TSMC has more than one thousand kinds of wafers. Different wafer sizes require different data input which will result in the need to write multiple different sizes of searching cluster number in wafer map circuits. In this paper, Soft-IP can flexibly generate searching cluster number in wafer map circuits of various sizes. Users can flexibly adapt the searching cluster number of wafer map circuits to various parameters through parameter setting. The size of the wafer.
Finally, the proposed circuit architecture is synthesized by Synopsys Design Compiler using TSMC 0.18μm. The experimental results show that the execution time and area of this circuit will increase linearly with the wafer size. Then, in order to verify the feasibility of this soft-IP materialization, I used the most used wafer-W533 in WM-811K to Automatic Placement and Routing through Cadence Innovus, and the circuit can operate at 14ns(71.42MHz)
關鍵字(中) ★ 矽智財
★ 晶圓圖
★ 線性同餘法
★ 線性反饋移位暫存器
關鍵字(英) ★ Soft-IP
★ Wafer map
★ Linear congruential generator
★ Linear feedback shift register
論文目次 中文摘要 I
ABSTRACT II
致謝 III
目錄 IV
圖目錄 VI
表目錄 IX
第一章 簡介 1
1-1 前言 1
1-2 研究動機 1
1-3 研究方法 2
1-4 論文架構 3
第二章 預備知識 4
2-1 相關研究 4
2-2迴力棒特徵圖 6
2-2-1特徵參數 NBD、NCL 6
2-2-2特徵參數搜尋方式 7
2-2-3特徵參數搜尋範例 8
2-3迴力棒特徵圖共生效應 10
2-4實際晶圓(WM-811K) 11
2-5 特徵參數: B-score 12
第三章 WM-811K Soft-IP介紹 13
3-1 Soft-IP使用方式 13
3-1-1 電路輸入、輸出腳位之用途 13
3-1-2 使用者參數定義方式 15
3-2 電路架構及運作原理 16
3-2-1 隨機撒點電路 17
3-2-2 撒點方式 20
3-2-3 群集參數搜尋電路 21
3-2-4 共生效應 22
第四章 實驗結果 24
4-1 檢測LFSR撒點之隨機性 24
4-2 各晶圓尺寸對應之電路效能表現 40
第五章 結論 44
參考文獻 45
參考文獻 [1] J.E. Chen, M.J. Wang, Y.S. Chang, S.C. Shyu, and Y.Y. Chen, “Yield Improvement by Test Error Cancellation ”, Proceedings of the Fifth Asian Test Symposium (ATS’96), pp.258-262, Nov. 1996.
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[12] 林敬儒,“Identification of the Classifier for the Pattern of Spatial Randomness”, 碩士論文﹐中央大學﹐2018.
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指導教授 陳竹一(Jwe-E Chen) 審核日期 2019-7-11
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