用於具延遲處理器的8PSK籬柵碼之非同調解碼

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王浩任(Hao-ren Wang) 查詢紙本館藏

畢業系所

通訊工程學系

論文名稱

用於具延遲處理器的8PSK籬柵碼之非同調解碼
(Noncoherent Detection for Trellis Coded 8PSK with a Delay Processor)

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摘要(中)

在同調解碼下，具時間延遲處理器之8PSK籬柵碼具有大的最小歐氏距離和優秀的錯誤效能。另一方面，在非同調解碼下，8PSK籬柵碼發展至今，也有著不錯的錯誤效能。本論文對具延遲處理器之8PSK籬柵碼用非同調解碼演算法做檢測。另外，我們在編碼端串接差分編碼器去避免非同調災難碼的產生。為了在非同調解碼的情況下求得最佳的碼，我們也做了碼搜尋。為了讓降低整個調變系統所產生的錯誤蔓延的情形，調整解碼端各層不同的計值的加權值，以得到更好的效能。最後，模擬的結果也顯示出，在高訊雜比的情形下，本篇論文所提出架構的錯誤效能優於8PSK籬柵碼。

摘要(英)

Trellis coded 8PSK with a delay processor for coherent decoding has large minimum Euclidean distance and good error performances. On the other hand, trellis-coded 8PSK for noncoherent decoding has been well investigated also. In this thesis, we propose a simple noncoherent decoding algorithm for trellis code with a delay processor. In addition, we use differential encoder to avoid noncoherent catastrophic codes. In order to have the best code, we do code search to find the best code. We use weighting metrics for noncoherent decoding to improve error propagation. Simulation result shows that the error performances of noncoherent decoding for trellis coded 8PSK with delay processor at high SNRs are better than the error performances of trellis-coded 8PSK.

關鍵字(中)

★ 延遲處理器
★ 籬柵碼

關鍵字(英)

★ trellis code
★ delay processor

論文目次

第一章緒論
1.1 具多層次時間延遲處理器之籬柵編碼簡介 1
1.2 非同調籬柵解碼簡介 3
1.3 研究動機 4
1.4 論文章節安排 4
第二章編碼調變系統的回顧與原理
2.1 集合分割 7
2.2 具延遲處理器之籬柵編碼架構 9
2.3 非同調籬柵解碼碼簡介 16
2.4 非同調災難碼和差分編碼器簡介 19
第三章多層次延遲處理器所架構之非同調碼
3.1 編碼 24
3.2 解碼 25
3.3 錯誤率模擬圖 30
第四章錯誤率效能改善之方式
4.1 串接差分編碼器 38
4.2 多層次編碼之加權值調整 43
4.3 尋找較佳的碼 45
第五章結論 51
參考文獻 53

參考文獻

參考文獻
【1】
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【6】
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指導教授

魏瑞益(Ruey-yi Wei)

審核日期

2009-7-20

推文