以回填法建立鎖相迴路之行為模型的研究

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姓名

黃清吉(Ching-Ji Huang) 查詢紙本館藏

畢業系所

電機工程學系

論文名稱

以回填法建立鎖相迴路之行為模型的研究
(On Back Annotation Process for the Behavioral Model of PLL Circuits)

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摘要(中)

在SoC(system-on-chip)的時代，混合訊號電路將是IC設計的趨勢。隨著電路設計複雜度的增加，模擬所花費的時間也隨著增加，尤其是在混合電路的模擬上。若要減少電路設計時所花費的時間，則模擬的時間必須要加快。在傳統的電晶體層級(transistor level)上模擬，會因為數位電路的複雜度太高，所以無法有效的提昇模擬速度，因此提昇抽象層次將是主要的方法。從前混合訊號電路在共同模擬(co-simulation)上主要的瓶頸在於Spice無法在行為層級(behavioral level)上模擬。目前可以使用Verilog-A來描寫類比電路的行為模型(behavioral model)，因此混合電路的模擬提升到行為層級，模擬的時間將大幅的減少。Verilog-A行為模型是利用一連串的數學式子來描寫電路的行為模式，也因此模型內的參數值將影響行為模型的準確度。在此篇論文我們使用鎖相迴路當作研究的電路，並建立了一套標準的參數粹取流程，可以利用鎖相迴路的開迴路轉換函數，找出我們所需要的參數值，使我們的行為模型所模擬出來之波形與Spice的模擬波形很相似，並可以適用於各式各樣的鎖相迴路，而不一定需要使用者手動填入。

關鍵字(中)

★ 回填法
★ 行為模型
★ 鎖相廻路

關鍵字(英)

★ PLL
★ behavioral model
★ back annotation

論文目次

論文目次 ii
圖目錄 iv
表目錄 vi
第1章序論 1
1.1 研究動機 1
1.2 論文組織 5
第2章背景知識研讀 6
2.1 鎖相迴路(PLL)的原理 6
2.1.1 系統架構介紹 6
2.1.2 相位頻率偵測器(Phase Frequency Detector) 7
2.1.3 電荷充放器(Charge Pump) 9
2.1.4 低通濾波器(Low Pass Filter) 9
2.1.5 壓控震盪器(Voltage Controlled Oscillator) 10
2.1.6 除頻器(Frequency Divider) 11
2.2 Verilog-A的介紹 11
2.2.1 Verilog-A的特色與優點 11
2.2.2 Verilog-A語法簡介 12
2.2.3 Verilog-A的模擬環境 13
第3章回填法(Back Annotation) 15
3.1 序論 15
3.2 相位頻率偵測器(PFD) 17
3.3 電荷充放器與低通濾波器(CP_LPF) 21
3.4 壓控震盪器(VCO) 27
3.5 除頻器(FD) 30
3.6 行為模型討論 32
第4章模擬結果與分析 34
4.1 實驗一 34
4.1.1 Hspice模擬結果 35
4.1.2 Verilog-A模擬結果 36
4.1.3 模擬結果比較 38
4.2 實驗二 39
4.2.1 Hspice的模擬結果 40
4.2.2 Verilog-A的模擬結果 41
4.2.3 模擬結果的比較 44
4.3 實驗結果討論 45
第5章結論與未來工作 46
參考文獻 47

參考文獻

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[ 14] Behzad Razavi, Design of Analog CMOS Integrated Circuits, Chapter 15 “Phase-Locked Loops”.
[ 15] OVI Verilog-A Language Reference Manual Revision Version 2.0, Jan.2000.
[ 16] AffirmaTM Verilog-A Language Reference, Product Version 4.4.6, Cadence Design Systems,Inc.
[ 17] CIC訓練課程 Verilog-A Training Manual, 國家晶片系統設計中心, February 2002.
[ 18] CIC訓練課程 Mixed-Signal IC Design Kit Training Manual, 國家晶片系統設計中心, Feb. 2002.
[ 19] 翁盟智, “2.5Gbps CMOS串列是傳輸受發器設計”, 國立中央大學電機工程研究所碩士論文, June 2002.

指導教授

劉建男(Chien-Nan Liu)

審核日期

2003-7-15

推文