用於命題驗証方式的除錯協助技術之研究

以作者查詢圖書館館藏

、以作者查詢臺灣博碩士

、以作者查詢全國書目

、勘誤回報

、線上人數：59

、訪客IP：18.223.209.129

姓名

黃保仁(Bao-Ren Huang) 查詢紙本館藏

畢業系所

電機工程學系

論文名稱

用於命題驗証方式的除錯協助技術之研究
(On Debugging Assistance in Assertion-Based Verification)

相關論文

★ 運算放大器之自動化設計流程及行為模型研究	★ 高速序列傳輸之量測技術
★ 使用低增益寬頻率調整範圍壓控震盪器之1.25-GHz八相位鎖相迴路	★ 類神經網路應用於高階功率模型之研究
★ 使用SystemC語言建立IEEE 802.3 MAC 行為模組之研究	★ 以回填法建立鎖相迴路之行為模型的研究
★ 高速傳輸連結網路的分析和模擬	★ 一個以取樣方式提供可程式化邏輯陣列功能除錯所需之完全觀察度的方法
★ 抑制同步切換雜訊之高速傳輸器	★ 以行為模型建立鎖相迴路之非理想現象的研究
★ 遞迴式類神經網路應用於序向電路之高階功率模型的研究	★ Verilog-A語言的涵蓋率量測之研究
★ 利用類神經模型來估計電源線的電流波形之研究	★ 5.2GHz CMOS射頻接收器前端電路設計
★ 適用於OC-192收發機之頻率合成器和時脈與資料回復電路	★ 適用於中頻接收端的類比前級電路設計

檔案

[Endnote RIS 格式]

[Bibtex 格式]

[相關文章]

[文章引用]

[完整記錄]

[館藏目錄]

[檢視]

[下載]

本電子論文使用權限為同意立即開放。
已達開放權限電子全文僅授權使用者為學術研究之目的，進行個人非營利性質之檢索、閱讀、列印。
請遵守中華民國著作權法之相關規定，切勿任意重製、散佈、改作、轉貼、播送，以免觸法。

摘要(中)

摘要
在驗證的過程當中，除錯通常是一件困難且費時的工作，而且這項艱鉅的工作現在仍然需要設計者本身自己親自去做。在整體設計的流程當中，因為錯誤的發生通常都是在設計最初的時段，因此有許多針對於設計者在撰寫HDL階段時的除錯方式被提出來。在[7]這篇論文當中，作者提出了一個將所有可能發生錯誤的部份依照其可能發生錯誤機率的大小依序排列出來，因此設計者只需要根據所列出的這些可能發生錯誤者加以追查就能找到設計上錯誤的地方，因此可以大幅的減少設計者在除錯上面所需要花費的時間或是人力。然而這樣的方式卻缺乏內部的資訊所以對於每個預估錯誤部份機率的可能性仍然不是非常準確。在我們這篇論文中，我們提出一種新的方式，利用assertions來增加額外的可見性，因此對於錯誤機率更能夠準確的估測。使用我們的方法所建立起來的錯誤序列將比先前論文所做的更加準確，因此設計者在除錯上所需花費的人力更能夠減少。在以下的實驗數據中可以看出我們有效的改善成果。

摘要(英)

Abstract
In the verification process, debugging is also a hard and time-consuming process and is often done by designers themselves. Because most design errors occur in the early design stages, there are also some approaches proposed for debugging HDL designs. The authors in [7] proposed a method to give a rank to each error candidate such that the efforts of debugging can be reduced because designers only have to trace several items in the front of list. However, due to lack of internal information of the circuit, the estimation of error possibility may still not very accurate. In this paper, we propose a method to use the extra observability provided by assertions to make a better estimation of error possibility. Using our approach, the error ranking can be more accurate than that in previous approach such that the debugging efforts can be further reduced. The effectiveness of our improvements can be shown in the experiments.

關鍵字(中)

★ 驗証
★ 命題式方式

關鍵字(英)

★ Assertion
★ Verification

論文目次

Contents
Chapter 1 Introduction……………………………………..1
1.1 Verification Challenge……………………………..1
1.2 Simulation………………………………………….2
1.3 Formal Verification………………………………...5
1.4 Debugging in Verification………………………….7
1.5 Organization………………………………………10
Chapter 2 Assertion-Based Verification…………………..11
2.1 Introduction of ABV…..………………………….11
2.2 Open Vera Assertion (OVA)……………………...14
2.3 Property Specific Language(PSL)………………..14
2.4 Open Verification Library(OVL)…………………15
Chapter 3 Our Approach………………………………….18
3.1 Basic Foundation………………………………....18
3.2 Error Space Construction…………………………19
3.3 Score Calculation…………………………………24
Chapter 4 An Analysis Example…………………………..26
Chapter 5 Experimental Results………………………….32
Chapter 6 Conclusions…………………………………….34
References……………………………………………………37

參考文獻

References
[1] M. S. Abadir, Y. M. Wang, and T. E. Kirkland, “Logic design verification via test generation”, in IEEE transactions on CAD, 7(1): 138-148, January 1988.
[2] D. Brand, “Incremental synthesis”, in Proceeding of Intl. Conference on Computer Aided Design, 1992, pp. 126-129.
[3] M. Tomita, T. Yamamoto, F. Sumikawa and K. Hirano, “Rectification of multiple logic design errors”, in Proceeding of ACM/IEEE DAC, 1994, pp. 212-217.
[4] D.W. Hoffmann and T. Kropf, “Efficient Design error correction of digital circuits “, in Proceeding of Intl. Conference on Computer Design, 2000, pp. 465-472.
[5] V. Boppana, I. Ghosh, R. Mukherjee, J. Jain and M. Fujita, “Hierarchical error diagnosis targeting RTL circuit”, in Proceeding of Intl. Conference on VLSI Design, 2000, pp. 436-441.
[6] Maisaa Khalil, Yves Le Traon, and Chantal Robach, “Towards an Automatic Diagnosis for High-level Validation”, in Proceeding of Intl. Test Conference, 1998, pp. 1010-1018.
[7] Tai-Ying Jiang; Chien-Nan Jimmy Liu; and Jing-Yang Jou, “Effective Error Diagnosis for RTL Design in HDLs”, in Proceeding of Asian Test Symposium (ATS ’02), Nov. 2002, pp: 362-367.
[8] Harry Foster, Adam Krolnik, David Lacey, “Assertion-Based Design”, Kluwer Academic Publishers, June, 2003.
[9] Ben Cohen, “Using PSL/Sugar with Verilog and VHDL, Guide to Property Specification Language for Assertion-Based Verification”, VhdlCohen Publishing, Los Angeles, California

指導教授

劉建男(Chien-Nan Liu)

審核日期

2004-7-13

推文