系統晶片矽晶偵錯之良率提升(II); SOC Silicon Diagnosis and Yield Improvement (II)

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題名:	系統晶片矽晶偵錯之良率提升(II);SOC Silicon Diagnosis and Yield Improvement (II)
作者:	陳竹一
貢獻者:	電機工程系
關鍵詞:	晶圓分布圖﹐良率預估﹐設計規格﹐測試規格﹐製造能力﹐矽晶偵錯﹐良率分析﹐測試經濟﹐高速串列排線;電子電機工程類
日期:	2005-07-01
上傳時間:	2010-11-30 17:03:26 (UTC+8)
出版者:	行政院國家科學委員會
摘要:	本計畫「系統晶片矽晶偵錯之良率提升(II)」為「對以智財單元為基系統晶片設計之驗證與測試技術開發研究(II)」的一子計畫。在本計畫中，研究包括三項主題：(1) 矽晶診斷與良率分析，(2) 良率強化與品質提昇之測試分析和(3) 高速串列輸出入測試，其目的在於引入良率相當的模型參數以增進對高品質產品設計流程的認識，在於改善晶圓良率並且以較低的成本達到較高的品質，和在於探索系統晶片的測試經濟課題。第一個主題從晶圓圖樣裡分析晶圓瑕疵分佈進而依系統晶片上不同電路型式及連結網路建構良率模型。其中，參數模型技術方法將用來重建晶圓圖樣特徵，並且這些參數將用來當成統晶片上不同電路型式的偵錯指標。在良率分析過程中，從製程參數和實際量測資料同時建構從製程、元件、電路、模組到系統階層的統計模型，並交互驗證。在此為特徵化每一智財單元(IP)的測試規格，吾人提出一階層式和可分區式的統計推論模型，藉以整合SOC 晶片不同型式、電路和訊號的各種IP，據此找出SOC 晶片的診斷指數。並藉理論分析結果幫助晶圓偵錯以增進晶片良率與提升晶片品質。測試防護帶問題亦會研究以利降低成本。第二個主題亦欲以系統分析方式研究系統晶片之整個設計、測試與製造的流程，明定其規格與各流程能力。據此模型，交互評估規格與能力以改進晶片良率與提昇晶片品質。除了製程、設計與測試的規格與能力外，吾人亦欲引入由於多重/重複測試的測試次數以及製程變動所衍生的問題。最後一個主題本子計畫更擬研究系統晶片之高速串列輸出入的測試，首先希望能研究激突(jitter)不同型式的分類，並瞭解激突的成因，據此來推斷激突的來源，並可特徵化激突；激突加上偏移(skew)分析，不僅可用於串列輸出入電路，尚可延伸至並列輸出入電路；吾人欲建構一軟體系統，整合各種激突的產生器，順向產生具有激突的訊號，以比對實際產生激突，無論是在時域或者是在相對頻率上，觀察與比對，藉借助統計、數位訊號處理、演算法以及基本假設，再據以修正原激突模型；本計畫將以IEEE 1394 (FireWire) and USB (Universal Serial Bus)為研究對象，在有激突加與偏移的情況下，分析及量化其通訊品質。考量各智財單元特性與測試機之規格與限制，對一系統晶片之測試成本效益能有一預估並做最佳化。本計畫執行細則概要如下︰ I. 矽晶診斷與良率分析 1. 由晶圓圖之瑕疵與癥狀分析 2. 粗略良率分析 3. IP 核心和連結網路之良率模型與特徵 4. SOC 整合晶片之良率模型與特徵 5. SOC 晶片之診斷指數 6. 矽晶診斷對SOC 重複使用設計規格之應用 7. 矽晶診斷對半導體製造良率強化之應用 8. 矽晶診斷對防護測試防護之應用 II. 良率強化與品質提昇之測試分析 1. SOC 設計、測試和製造流程之模型與特徵2. 製程能力之量度 3. 製程變動因子 4. 多重測試 5. 規格與能力之遞疊 6. 低成本之良率與品質強化 III. 高速串列輸出入測試 1. 激突分類研究 2. 激突成因分析 3. 激突分類模型 4. 激突產生器 5. 激突量化分析 6. IEEE 1394 傳輸品質分析 7. USB 傳輸品質分析。研究期間：9308 ~ 9407
關聯:	財團法人國家實驗研究院科技政策研究與資訊中心
顯示於類別:	[電機工程學系] 研究計畫

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