堆疊式記憶體測試與可靠度增強技術 ;Testing and Reliability-Enhancement Techniques for Stacked Memories

NCUIR > College of Electrical Engineering & Computer Science > Department of Electrical Engineering > Research Project > Item 987654321/76262

Please use this identifier to cite or link to this item: http://ir.lib.ncu.edu.tw/handle/987654321/76262

Title:	堆疊式記憶體測試與可靠度增強技術;Testing and Reliability-Enhancement Techniques for Stacked Memories
Authors:	李進福
Contributors:	國立中央大學電機工程學系
Keywords:	電子電機工程;2;5D/3D IC;測試;可靠度;自我測試;自我修復;錯誤更正碼2;5D/3D IC;testing;reliability;built-in self-test;built-in self-repair;error correction code
Date:	2018-08-01
Issue Date:	2018-05-02 17:19:27 (UTC+8)
Publisher:	科技部
Abstract:	以穿矽孔為技術之 2.5D/3D 積體電路已是一種重要之積體電路設計技術，然而測試與可靠度為2.5D/3D IC 量產與品質之重要挑戰，因此我們將以總計畫『2.5D/3D 積體電路可測性與可靠性設計技術』為主軸分為六個子計畫開發解決2.5D/3D IC 測試與可靠度問題。這些子計畫如下：子計畫一『堆疊式記憶體元件與電路可靠度分析』; 子計畫二『堆疊式記憶體測試與可靠度增強技術』；子計畫三『堆疊式記憶體控制器層級可靠度增強技術』；子計畫四『2.5D/3D 積體電路處理器可靠性設計技術』；子計畫五『2.5D/3D 積體電路測試最佳化技術』；及子計畫六『2.5D/3D 積體電路電源網路可靠性設計技術』。我們將開發從電路層級、RTL 層級、至架構層級之測試與可靠性增強技術。無庸置疑地，堆疊式記憶體為2.5D/3D IC 中之重要元件。因此，子計畫二將開發應用於堆疊式記憶體之有效測試與可靠度增強技術。這些技術包含：1)應用於堆疊式記憶體之自我測試技術；2) 應用於堆疊式記憶體陣列之自我修復技術；3) 應用於堆疊式記憶體IO 通道之自我修復技術；4) 應用於堆疊式記憶體之適應性動態錯誤更正碼技術；5) 應用於堆疊式記憶體之混合冗餘位元及錯誤更正碼技術。
Relation:	財團法人國家實驗研究院科技政策研究與資訊中心
Appears in Collections:	[Department of Electrical Engineering] Research Project

Files in This Item:

File	Description	Size	Format
index.html		0Kb	HTML	250	View/Open

社群 sharing

Loading...