56/28 Gb/s雙模式高速串列收發器之關鍵技術設計與實現;Design and Implementation of Key Techniques in 56/28 Gb/S Dual-Mode High-Speed Serial Transceiver

NCU Institutional Repository > 資訊電機學院 > 電機工程學系 > 研究計畫 > Item 987654321/91392

請使用永久網址來引用或連結此文件: http://ir.lib.ncu.edu.tw/handle/987654321/91392

題名:	56/28 Gb/s雙模式高速串列收發器之關鍵技術設計與實現;Design and Implementation of Key Techniques in 56/28 Gb/S Dual-Mode High-Speed Serial Transceiver
作者:	鄭國興
貢獻者:	國立中央大學電機工程學系
關鍵詞:	高速串列連結技術;低雜訊時脈產生;高速資料傳輸的訊號完整度;鎖相迴路;展頻時脈產生器;連續時間線性等化器;前饋式等化器;決策回饋等化器;資料與時脈回復電路;High-Speed Serial Link Technology;Low-Noise Clock Generation;Signal Integrity of High-Speed Data Transmission;Phase-Locked Loop;Spread-Spectrum Clock Generator;Continuous Time Linear Equalizer;Feed-Forward Equalizer;Decision-Feedback Equalizer;Clock and Data Recovery Circuit
日期:	2024-01-26
上傳時間:	2024-09-18 14:52:33 (UTC+8)
出版者:	科技部
摘要:	本計畫探討新世代的高速串列傳輸介面，根據國際組織預期之規格，發展適用於新資料格式的高速串列傳輸關鍵技術，希望在電路應用與可靠度上有進一步的突破，使我國也能具備符合新版規格的高速串列傳輸，在與世界的競爭中創造優勢。
關聯:	財團法人國家實驗研究院科技政策研究與資訊中心
顯示於類別:	[電機工程學系] 研究計畫

文件中的檔案:

檔案	描述	大小	格式	瀏覽次數
index.html		0Kb	HTML	23	檢視/開啟

在NCUIR中所有的資料項目都受到原著作權保護.

社群 sharing