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姓名	陳彥伯(Yen-Po Chen)  查詢紙本館藏	畢業系所	電機工程學系
論文名稱	三維接地式四面體網格之矩陣係數驗證與半導體元件模擬 (3D grounded cube element and matrix coefficient verification and its applications to semiconductor device simulation)
相關論文	★ 表面電漿共振效應於光奈米元件之數值研究 ★ 金氧半電容元件的暫態模擬之數值量測 ★ 雙載子電晶體在一維和二維空間上模擬的比較 ★ 改善後的階層化不完全LU法及其在二維半導體元件模擬上的應用 ★ 一維雙載子接面電晶體數值模擬之驗證及其在元件與電路混階模擬之應用 ★ 階層化不完全LU法及其在準靜態金氧半場效電晶體電容模擬上的應用 ★ 探討分離式簡化電路模型在半導體元件模擬上的效益 ★ 撞擊游離的等效電路模型與其在半導體元件模擬上之應用 ★ 二維半導體元件模擬的電流和電場分析 ★ 三維半導體元件模擬器之開發及SOI MOSFET特性分析 ★ 元件分割法及其在二維互補式金氧半導體元件之模擬 ★ 含改良型L-ILU解法器及PDM電路表述之二維及三維元件數值模擬器之開發 ★ 含費米積分之高效率載子解析模型及其在元件模擬上的應用 ★ 量子力學等效電路模型之建立及其對元件模擬之探討 ★ 適用於二維及三維半導體元件模擬的可調變式元件切割法 ★ 整合式的混階模擬器之開發及其在振盪電路上的應用
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摘要(中)	本篇論文主要是利用牛頓拉弗森方法跟元件掃描法開發一個全新的接地式等效電路模型，再由此電路建立矩陣係數驗證之方法並進行半導體元件之模擬。由前面的研究者之工作可知，計算時常常會因程式中的錯誤而導致最後計算數據的嚴重失真，故為了要有效的提升程式的除錯效率，我們開發了矩陣係數驗證法。根據我們的計算，若是該驗證法能夠成功將可大幅的提升我們後續計算數據的準確性。而在我們所開發的這套接地型等效電路模型中，重新強化了程式的可讀性，在進行矩陣係數驗證法時也能進行更簡潔且有效率的計算。在此計算中，我們也發現：當使用接地型等效電路時，雖然模擬所需時間長會有些微的增加，但是對驗證的效率有顯著的提升，而對模擬的數值不會有影響。當係數驗證法成功後，我們嚐試模擬半導體元件，在這個部份我們將使用三維四面體串接以構成半導體之結構來進行模擬。模擬的元件則包含了串接電阻、PN junction、NPN transistor、MOS capacitor等元件，最後我們也會針對各元件的特性曲線圖去做模擬數據精準度之探討，都有令人滿意的結果。
摘要(英)	This thesis mainly uses the Newton Raphson method and the element by element method to develop a new grounded equivalent circuit model, and then establishes the method of matrix coefficient verification from the circuit and simulates the semiconductor devices. From the work of the previous researchers, it is known that errors in the calculation often result in serious distortion of the final calculation data. Therefore, in order to effectively improve the debugging efficiency of the program, we have developed a matrix coefficient verification method. According to our calculations, if the verification method is successful, it will greatly improve the accuracy of our subsequent calculation data. In the grounded equivalent circuit model we developed, the readability of the program has been re-enhanced, and it can also perform more concise and efficient calculations when performing the matrix coefficient verification method. In this calculation, we also found that when the grounded equivalent circuit is used, the time required for the simulation will increase slightly, but it will significantly improve the efficiency of verification without affecting the calculated value. When the coefficient verification method is successful, we try to simulate the semiconductor devices. In this part, we will use the three-dimensional tetrahedron series connection to form the semiconductor structure for simulation. The simulated devices include series resistor, PN junction, NPN transistor, MOS capacitor. Finally, we will discuss the accuracy of the simulated data according to the characteristic curve of each devices, and all have satisfactory results.
關鍵字(中)	★ 半導體元件 ★ 三維半導體元件模擬 ★ 元件模型化 ★ 等效電路模型 ★ 有限元素分析法 ★ 牛頓拉福森法	關鍵字(英)	★ semiconductor device ★ 3D semiconductor device simulation ★ device modeling ★ equivalent circuit model ★ finite element method ★ Newton-​Raphson method
論文目次	目錄 摘要 i Abstract ii 誌謝 iii 目錄 iv 圖目錄 v 表目錄 vii 第一章 簡介 1 第二章 程式原理與三維接地式模型開發 3 2.1 運算基本原理 3 2.2 基本網格結構介紹 5 2.3 三維橋接式等效電路模型與接地式等效電路模型 8 2.4 非線性電壓控制電流源gs函式概念 13 第三章 三維接地式矩陣係數驗證 15 3.1 一維橋接式矩陣之推導 15 3.2 三維橋接式矩陣之推導 18 3.3 三維接地式矩陣之推導 21 3.4 三維接地式矩陣係數推導及驗證 24 第四章 四面體網格於三維半導體元件模擬 33 4.1 多顆電阻模擬驗證 33 4.2 PN接面及NPN接面 37 4.3 MOS capacitor 43 4.4 接地式運算方法與橋接式運算方法運算速度之比較 46 第五章 結論 47 參考文獻 48 圖目錄 圖1.1 鈍角四面體外心與重心之位置圖 1 圖1.2 一維橋接式電路與一維接地式電路示意圖 2 圖2.1 簡單的非線性電路示意圖 4 圖2.2 一維網格高斯面示意圖 6 圖2.3 一維網格之等效電路模型及Poisson’s eq.、電子連續和電洞連續方程式之等效電路模型 7 圖2.4 六面體之三維網格高斯面示意圖 9 圖2.5 六面體之網格模組的Poisson’s eq.等效電路模型 10 圖2.6 四面體示意圖 10 圖2.7 四面體的分割圖 10 圖2.8 四面體之網格模組的Poisson’s eq.等效電路圖 11 圖2.9 電子連續與電洞連續之等效電路圖 11 圖2.10 接地式電路模型轉換示意圖 12 圖2.11 Poisson’s eq.接地式電路模型 12 圖2.12 電子連續接地式電路模型 12 圖2.13 電洞連續接地式電路模型 13 圖2.14 gs8、gs10、gs9之示意圖 13 圖3.1 一維網格之矩陣元素位置示意圖 15 圖3.2 三維網格之矩陣元素位置示意圖 18 圖3.3 四面體切割示意圖 24 圖4.1 基本網格的有效高斯面示意圖 33 圖4.2 基本網格的參考點是否邊線對齊與高斯面之關係圖 34 圖4.3 第一方塊計算過程示意圖 34 圖4.4 第二方塊計算過程示意圖 35 圖4.5 第一方塊和第二方塊網格組合接面示意圖 35 圖4.6 兩顆電阻模擬結構圖 36 圖4.7 兩顆N型半導體串接之I-V圖 36 圖4.8 多顆電阻模擬結構圖 37 圖4.9 32顆N型半導體串接之I-V圖 37 圖4.10 PN接面構造示意圖 38 圖4.11 PN接面之V-X圖 38 圖4.12 PN之I-V圖 39 圖4.13 NPN接面構造示意圖 39 圖4.14 NPN接面之V-X圖 40 圖4.15 NPN之I_B-V_BE圖 40 圖4.16 NPN之I_C-V_CE圖 41 圖4.17 hybrid-π model 42 圖4.18 NPN之gummel plot 42 圖4.19 N型半導體串接中插入一個SiO2立方體網格 43 圖4.20 在N型半導體串接中插入一個SiO2立方體網格之結果 43 圖4.21 中間夾帶SiO_2之PN接面元件 44 圖4.22 中間夾帶SiO_2之PN接面元件之V-X 關係圖 44 圖4.23 MOS Capacitor元件示意圖 45 圖4.24 MOS Capacitor之能帶圖 45 圖4.25 MOS Capacitor加上V_tn後之元件能帶圖 46 表目錄 表3.1 四面體之輸入參數 25 表3.2 I_φ_1之矩陣係數驗證 25 表3.3 I_φ121-1之矩陣係數驗證 27 表3.4 I_n1之矩陣係數驗證 28 表3.5 I_n121-1之矩陣係數驗證 29 表3.6 I_p1之矩陣係數驗證 30 表3.7 I_p121-1之矩陣係數驗證 32 表4.1 NPN之hybrid pi model之模擬值 42 表4.2 gs函式實驗結果 46
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指導教授	蔡曜聰(Yao-Tsung Tsai)	審核日期	2021-7-13
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