一個應用於硬體偵錯的取樣資料縮減方法; On Reducing Storage Data in the Snapshot Method for Hardware Debugging

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題名:	一個應用於硬體偵錯的取樣資料縮減方法;On Reducing Storage Data in the Snapshot Method for Hardware Debugging
作者:	鄭偉翔;Wei-Hsiang Cheng
貢獻者:	電機工程研究所
關鍵詞:	現場可程式化閘陣列;Snapshot method;FPGA
日期:	2005-07-05
上傳時間:	2009-09-22 11:57:27 (UTC+8)
出版者:	國立中央大學圖書館
摘要:	隨著半導體技術以及SOC ( System-On-Chip ) 的發展，設計電路工作的複雜度亦隨之提升，因此對於設計電路驗證 ( verification ) 的工作也越來越受到重視，而邏輯模擬器 ( logic simulator ) 仍然是目前最廣泛地使用的驗證工具。在驗證過程中，它們給予使用者有完全的觀察度 ( observability )與控制性 ( controllability )，但是若需要用龐大的輸入測試訊號 ( test bench ) 時，則整體的模擬速度將會大大地降低，導致必須浪費冗長的驗證時間。因此，在模擬速度與驗證成本的考量因素下，往往會採用類似仿真器 ( Emulator ) 的現場可程式化閘陣列( Field Programmable Gate Array , FPGA )來完成驗證工作。然而，FPGA在對於驗證工作上完全的觀察度 ( observability ) 卻相當的低，如此造成了功能偵錯上的不便。因而我們的學長提出了一種以取樣的方式來改善上述的這些問題。對於此方法的主要想法，在整個模擬的過程中，它會記錄FPGA內部的行為，然後對於我們所想要觀察偵錯的波形區段，則將會在邏輯模擬器上重新播放模擬結果。如此我們大部份的模擬過程都花費在FPGA上，故使用者不但得到高速的好處，而且對於電路的完全觀察度及控制性則可在軟體的邏輯模擬器上獲得。在本篇論文中，我們針對於這個方法更進一步地加以改善，在紀錄FPGA內部訊號，我們不再需要紀錄內部所有的節點訊號，而是依據一個抓取的準則來決定哪些節點才是我們必要抓取的，因此我們又可以降低所需要記錄的資料量，以提升硬體資源使用的效率。最後我們由實驗結果證實，我們所提之方法的效率。
顯示於類別:	[電機工程研究所] 博碩士論文

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