使用閘層級標準元件庫的最大喚醒電流估測方法之研究

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姓名

劉奕初(Yi-Chu Liu) 查詢紙本館藏

畢業系所

電機工程學系

論文名稱

使用閘層級標準元件庫的最大喚醒電流估測方法之研究
(Maximum Wake-up Current Estimation at Gate-level with Standard Library Information)

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摘要(中)

隨著製程演進，漏電流功率消耗也快速地逐漸增加，使用電源閘設計來降低漏
電流以及動態功率消耗，已經成為一個常被使用的技術。而在設計電源閘電路的時
候，會遇到兩個經常被討論到的關鍵問題：電源閘的尺寸以及喚醒時程的設計。然
而，要解決這兩個關鍵問題都會需要同一個資訊，就是喚醒電流波形。大部分已知
的研究，都是假設此電流波形可以在電晶體層級得到。雖然這些研究可以在電晶體
層級得到詳細、準確的電流波形，但是通常會需要非常大的模擬時間。直到現在，
也沒有非常多的研究在針對電源閘電路，建立快速有效率的電流波形模型，來分析
喚醒電流造成的效應。因此，我們提出了一個使用資料庫格式（standard cell
library）的電流模型，來估測喚醒電流的方法。此方法會依照電源閘電路在喚醒
時，各個元件的輸入端的數值，去尋找合適的切換電流波形，加上電壓降的波形修
正方法，最後再加上電源閘影響的電流波形，來建立喚醒電流模型。當模型建立好
以後，只需要給予電源閘的等效電阻、電容值，便可以在設計階段利用此模型估測
任意輸入向量的喚醒電流模型。而實驗結果也證明，我們的閘層級電流模型確實可
以產生足夠準確、相似度逼近電晶體層級的電流波形，提供使用者可以在設計初期
做初步的分析。

摘要(英)

Duo to the fast growth of leakage power dissipation,
power-gating technique is a often used to reduce leakage
power and dynamic power simultaneously. While designing a
power gating design, two critical issues are often
discussed: sleep transistor sizing and wakeup scheduling.
However, solving the two critical issues requires the same
essential information, the supply current waveform of the
main circuits. Most existing approaches assume that the
current information of the main circuits can be obtained
from transistor-level simulation. Although this approach can
obtain highly accurate current waveforms, it often requires
heavy simulation overhead. Until now, not too many
researches focus on studying a fast and efficient current
model for power gating designs to analyze the wake-up
current impacts. Therefore, a gate-level current model is
proposed using standard cell library format to estimate the
wake-up current. According to the input values of each cell,
the proposed method will choose an existing switching
current waveform and modify it to build the wake-up current
model. Thus, the wake-up current waveform can be obtained by
the proposed approach without extra characterization, except
the input values and the equivalent resistance and
capacitance of the power gate. The experimental results show
that the proposed gate-level wake-up current model can
provide accurate enough current waveform to help designer
analyze the rush current effects at early design stages.

關鍵字(中)

★ 閘層級
★ 喚醒電流

關鍵字(英)

★ gate-level
★ wake-up current

論文目次

一、　緒論　1
1.1.　功率消耗的來源　1
1.2.　研究動機　2
1.3.　論文整體組織　5
二、　相關背景與知識　6
2.1.　現有的電源閘電路電流估測方法　6
2.2.　現有的資料庫格式　9
2.3.　改進的資料庫格式　11
2.4.　電壓降分析與修正　13
2.5.　喚醒電流與切換電流的差異　14
三、　在邏輯閘階層估計喚醒電流　16
3.1.　簡介　16
3.2.　問題定義　16
3.3.　喚醒電流估測流程　16
3.4.　電源閘對個別元件的影響與修正　18
3.4.1.　對簡單邏輯元件挑選合適的切換電流波形　19
3.4.2.　對複雜邏輯元件挑選合適的切換電流波形　24
3.4.3.　對切換電流波形進行修正　28
3.4.4. 對電源閘的影響進行補償　29
3.5.　估計整體電路的喚醒電流　32
四、　實驗結果　35
4.1.　單一元件分析模擬　35
4.2.　單一元件實驗結果　35
4.3.　基本組合電路分析模擬　37
4.4.　基本組合電路實驗結果　37
五、　結論　41
參考文獻 42

參考文獻

[1]　Power consumption for various technologies. [Online].
Available: http://www.intel.com
[2]　K. Michael, F. David, A. Rob, G. Alan and K. Shi, ”Low
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[3]　K. Shi, Z. Lin, Y.-M. Jiang and Y. Lin, “Simultaneous
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Industrial Power Gating Designs”, ACADEMY PUBLISHER, Journal
of Computer, Vol 3. No 3. March 2008.
[4]　Z. Liu and V. Kursun, “Characterization of wake-up
delay versus sleep mode power consumption and sleep/active
mode transition energy overhead tradeoffs in MTCMOS
circuits”, the 51st Midwest Symposium on Circuits and
Systems, 2008.
[5]　K. Shi, Z. Lin and Y.-M. Jiang, ”A Power Network
Synthesis Method for Industrial Power Gating Designs”,
International Symposium on Quality Electronic Design, 2007.
[6]　D. Howard and Kaijian Shi, “Power-On Current Control In
Sleep Transistor Implementations”, International Symposium
on VLSI Design Automation and Test, 2006
[7]　A. Sagahyroon and F. Aloul, “Maximum Power-Up Current
Estimation in Combinational CMOS Circuits”, Mediterranean
Electrotechnical Conference, 2006.
[8]　A. Todri, S.-C. Chang and M. Marek-Sadowska,
“Electromigration and Voltage Drop Aware Power Grid
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on Low Power Electronics and Design, 2007.
[9]　F. Li, L. He, J.M. Basile, R.J. Patel and H.
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[10]　F. Li, L. He and K.K. Saluja, ”Estimation of maximum
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Conference, 2002.
[11]　Y.-F. Tsai, D. Duarte, N. Vijaykrishnan and M. J.
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[12]　A. Ramalingam, B. Zhang, D.Z. Pan and A. Devgan,
“Sleep Transistor Sizing Using Timing Criticality and
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Conference, 2005.
[13]　H. Jiang and M. Marek-Sadowska, “Power gating
scheduling for power/ground noise reduction”, Asia South
Pacific Design Automation Conference, 2005.
[14]　C. Long and L. He, “Distributed sleep transistor
network for power reduction”, Design Automation Conference,
2003.
[15]　Library Compiler User Guide: Modeling timing and power
technology libraries, Synopsys, March 2003.
[16]　M.S. Lee and C.H. Lin, C.N. Liu, “Dynamic Supply
Current Waveform Estimation with Standard Library
Information”, IEICE TRANS. FUNDAMENTALS, VOL.E93-A, NO.3
pp.595-606, March 2010.
[17]　Mu-Shun Matt Lee, Kuo-Sheng Lai, Chia-Ling Hsu and
Chien-Nan Jimmy Liu, "Dynamic IR Drop Estimation at Gate
Level with Standard Library Information", IEEE International
Symposium on Circuit and Systems (EI), pp. 2606-2609, May
2010.

指導教授

劉建男(Chien-Nan Liu)

審核日期

2010-7-25

推文