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語言 |
| DC.contributor | 電機工程學系 | zh_TW |
| DC.creator | 夏源斌 | zh_TW |
| DC.creator | Yuan-Bin Sha | en_US |
| dc.date.accessioned | 2004-7-15T07:39:07Z | |
| dc.date.available | 2004-7-15T07:39:07Z | |
| dc.date.issued | 2004 | |
| dc.identifier.uri | http://ir.lib.ncu.edu.tw:444/thesis/view_etd.asp?URN=91521012 | |
| dc.contributor.department | 電機工程學系 | zh_TW |
| DC.description | 國立中央大學 | zh_TW |
| DC.description | National Central University | en_US |
| dc.description.abstract | 在目前的電路設計上，混合訊號電路為IC設計上的一個趨勢，而在類比電路上模擬將是現階段的重要問題，以Verilog-A 硬體描述語言為主的類比行為模型(behavior model)描述，已經是一個主流的設計方法，在之前的SPICE摸擬上可能都需要很長的時間，而這個時間會隨著電路上的複雜度變得愈長，所以為了減少模擬時間上的浪費，我們必需要把描寫的層次提高到行為模型的描述來加快設計上的流程。
為了在Verilog-A中可以去做有效率的語法測量，以及輸入信號的品質，所以在這次的研究中，我們將去分析Verilog-A的語法和輸入信號的關係，在這裡我們使用到一些數位的涵蓋率(Coverage Metrics)分析方式，而這些方式是可以使用在Veriog-A中的，再來更進一步去提出新的分析方法來驗證類比的行為，我們的方法是提供一個量測極點和零點的區域驗證，利用涵蓋率達到100%來評估類比電路的輸入頻率信號是否有去包含所有的區域驗證。在涵蓋率達到100%的量測也不可以保證我們的設計是100%的沒有問題，不過涵蓋率的分析方式確提供了一個硬體描述語言有系統性的驗證流程，而它也像是一個助手一樣，幫助設計者來確保測試信號的品質。 | zh_TW |
| DC.subject | 涵蓋率量測 | zh_TW |
| DC.subject | code coverage metrics | en_US |
| DC.subject | verilog-a | en_US |
| DC.title | Verilog-A語言的涵蓋率量測之研究 | zh_TW |
| dc.language.iso | zh-TW | zh-TW |
| DC.title | The Study on Code Coverage Metris for Verilog-A | en_US |
| DC.type | 博碩士論文 | zh_TW |
| DC.type | thesis | en_US |
| DC.publisher | National Central University | en_US |