提升負電容穿隧場效電晶體效能之最佳化設計;Optimization of Negative-Capacitance Vertical-Tunnel FET for Performance Enhancement

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題名:	提升負電容穿隧場效電晶體效能之最佳化設計;Optimization of Negative-Capacitance Vertical-Tunnel FET for Performance Enhancement
作者:	林宏翰 Lin, Hung-Han
日期:	2019-09-26
上傳時間:	2020-01-07 14:52:28 (UTC+8)
摘要:	現今CMOS技術，為了達到低功率消耗之應用，如物聯網( Internet of Things, IoT) 科技以及穿戴式元件等，降低供應電壓(VDD)以達到降低功率消耗，一直是CMOS技術主要的挑戰。傳統金氧半場效電晶體(MOSFET)，在室溫下由於電流受波茲曼分佈影響，使得次臨界擺幅(Subthreshold Swing, SS)無法低於60mV/decade。隨後，穿隧場效電晶體(Tunneling field-effect transistors, TFETs)被提出以解決傳統金氧半場效電晶體對於次臨界擺幅的限制。穿隧場效電晶體的電流由能帶穿隧(Band-to-band tunneling)機制所主導，因此，其次臨界擺幅可以低於60mV/decade，在低供應電壓下，可以表現出高效率的電流-電壓轉換特性(IDS-VGS)。三五族異質接面穿隧場效電晶體因其較小的等效位能障(Effective tunneling barrier height)，使得穿隧機率提高，進而提升導通電流。因三五族材料之能態密度較低，在高操作電壓時，三五族穿隧電晶體仍然不易達到高導通電流，但在低操作電壓下，其導通電流仍可優於傳統金氧半場效電晶體。本篇論文利用TCAD建立三五族穿隧場效電晶體及負電容穿隧場效電晶體模型，研究與分析其結構及鐵電材料對於元件電性的影響，以優化三五族穿隧場效電晶體及負電容穿隧場效電晶體之導通電流與次臨界擺幅，並提出最佳化之元件結構。第一部分為GaAs0.49Sb0.51/In0.53Ga0.47As負電容垂直穿隧場效電晶體的元件最佳化設計，在閘極加入鐵電層(Ferroelectric layer)，利用其負電容效應(Negative Capacitance effect)，搭配穿隧層(Tunnel layer)的設計，使提升導通電流，在此章節，我們討論閘極與源極重疊長度(Gate-to-source overlap length)、穿隧層厚度(Tt)和穿隧層摻雜濃度(N++ doping concentration)的影響，以最佳化元件結構。在VDD = 0.5V下，最佳化的負電容垂直穿隧場效電晶體表現出低漏電流 (Ioff = 10pA/um)與高導通電流(Ion = 405uA/um)，與平面式超薄層(Ultra-thin-body, UTB)穿隧場效電晶體相比，負電容垂直穿隧場效電晶體具有較高的電導與截止頻率。第二部分為GaAs0.4Sb0.6/In0.65Ga0.35As 垂直奈米線穿隧場效電晶體結構之最佳化分析，利用非均勻式通道設計(Non-uniform diameter)，以及閘極與汲極欠疊式(Gate-to-drain underlap)設計抑制雙極性漏電流，同時也利用穿隧層設計以提升導通電流。此外，我們亦分析穿隧層厚度(Tt)、非均勻通道厚度(TDC)、源/汲極摻雜濃度(Source/drain doping concentrations)以及閘極與源極重疊長度(Lsov)的影響。相較於平面式超薄層穿隧場效電晶體，垂直奈米線穿隧場效電晶體的導通電流(Ion = 236uA/um)有兩倍的提升，其漏電流(Ioff = 5.5×10-10 uA/um)並降低59.8倍。
顯示於類別:	[電機工程研究所] 博碩士論文

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