English  |  正體中文  |  简体中文  |  全文筆數/總筆數 : 63753/63753 (100%)
造訪人次 : 19203916      線上人數 : 267
RC Version 7.0 © Powered By DSPACE, MIT. Enhanced by NTU Library IR team.
搜尋範圍 查詢小技巧:
  • 您可在西文檢索詞彙前後加上"雙引號",以獲取較精準的檢索結果
  • 若欲以作者姓名搜尋,建議至進階搜尋限定作者欄位,可獲得較完整資料
  • 進階搜尋


    請使用永久網址來引用或連結此文件: http://ir.lib.ncu.edu.tw/handle/987654321/9683


    題名: 以行為模型建立鎖相迴路之非理想現象的研究;On Behavioral Modeling for Phase-Locked Loop Circuits with Non-Ideal Effects
    作者: 王裕謙;Yu-Chein Wang
    貢獻者: 電機工程研究所
    關鍵詞: 鎖相迴路;行為模型;behavioral model;PLL
    日期: 2004-07-07
    上傳時間: 2009-09-22 11:53:30 (UTC+8)
    出版者: 國立中央大學圖書館
    摘要: 在SoC(system-on-chip)的時代,隨著電路設計複雜度的增加,模擬所花費的時間也隨著增加,為了快速驗證設計者的電路,尤其是在混合電路的模擬上,許多努力都致力於將電路提高到行為層級描寫,以加快此設計流程。過去這幾年來,當設計者在發展類比電路或是混合信號電路的時候,SPICE電路模擬器一直都是最基本的設計與驗証工具,但是隨著半導體技術的不斷發展、推出市場的快速要求(time-to-market)……等等,傳統的SPICE模擬器再也無法滿足先進電路的設計需求了。此論文裡,我們提出了一套利用Verilog-A硬體描述語言建立PLL電路之行為模組的方法,並建立了一套標準的參數粹取流程,利用bottom-up(由下而上的)的驗證方式,將電路的非理想因素粹取出來,使得我們此PLL行為模組能更接近實際傳統的電晶體層級(transistor level)的模擬結果。最重要的,我們提出的這種回填參數的方法能適用於各種多變的PLL鎖相迴路電路,使它不受制於電路的架構與特性。 On Behavioral Modeling for Phase-Locked Loop Circuits with Non-Ideal Effects
    顯示於類別:[電機工程研究所] 博碩士論文

    文件中的檔案:

    檔案 大小格式瀏覽次數
    0KbUnknown1056檢視/開啟


    在NCUIR中所有的資料項目都受到原著作權保護.

    社群 sharing

    ::: Copyright National Central University. | 國立中央大學圖書館版權所有 | 收藏本站 | 設為首頁 | 最佳瀏覽畫面: 1024*768 | 建站日期:8-24-2009 :::
    DSpace Software Copyright © 2002-2004  MIT &  Hewlett-Packard  /   Enhanced by   NTU Library IR team Copyright ©   - 回饋  - 隱私權政策聲明